使用Verilog的quartus编程modelsim仿真问题
1.设置计数器来除去振动,可是因为计数器触发时机设定在列信号变化时,所以每次检测总有四分之三的几率是行电平永远为高电平(和列信号中为高电平的几行对应)。后来用模块化思想,对每一个按键分开检测,只在列电平为低电平时触发,再统一起来就可以了。(这是对付矩阵键盘的个人方法)2.按键不放,显示了“0”和应该显示的数字的叠加。3.按键后行输出有一定几率会持续输出一个低电平,无视扫描电压,持续不到一秒,而...
原创
2018-12-29 20:53:15 ·
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