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RSS订阅原创 verilog初学篇（二）
这里用第一篇用到数码管做个简单的秒表，这里说“简单的”，因为初学，就只循环从0到9。完成这个有以下准备工作： 1.时钟分频 因为板子的时钟信号不是1s，而是远小于1s，所以要累加多个周期，周期变大，则频率变小，所以叫“分频”。这样的话，就知道要设一个计数器，道理很简单，从0开始，累加到n-1，再加就变回0，同时让新周期信号取反，循环下去，得到的半个周期就变成原来一个周期的n倍，那一个周期就是原来2...
2018-12-18 22:32:41
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原创 verilog初学篇（一）
1.初学Verilog 刚开始学verilog，学一点写一点。 1.亮个led灯 刚开始如下写： module liang(output dian); dian=1； endmodule 在modelsim编译出错，检查dian=1；有问题： 赋值语句： assign语句 用于对wire型变量赋值，是描述组合逻辑最常用的方法之一。 赋值方式： 赋值变量 <= 表达式; 如：assign ...
2018-11-20 23:39:56
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空空如也
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