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VHDL同步清零、并行输出的8位逻辑左移移位寄存器
要求设计一个具有同步清零、并行输出的8位逻辑左移移位寄存器,(高位为左,低位为右,)其引脚名称和逻辑功能如下表所示。library ieee;use ieee.std_logic_1164.all;entity L_shifter8 is port ( clk,clr,si : in std_logic; d : buffer std_logic_vec...原创 2019-10-12 16:01:35 · 5269 阅读 · 0 评论 -
VHDL具有同步清零和并行输出功能的10进制加法计数器
(1)、设计一个具有同步清零和并行输出功能的10进制加法计数器,实体名称为“counter10”,其引脚名称和逻辑功能如下表所示。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ff is port( clk,clr : in std_logic; q : ...原创 2019-10-12 15:21:09 · 7675 阅读 · 5 评论 -
VHDL实现四位加法器
1、实验目的:进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言RTL描述方式的编写方法。2、实验环境:PC个人计算机、Windows操作系统、Quartus II集成开发环境软件。3、实验要求:设计一个四位加法器,实体名称为“adder4”,其引脚与功能如下表。端口模式端口名数据类型功能逻辑表达式说明in输入astd_logic_vect...原创 2019-09-09 16:02:13 · 17102 阅读 · 8 评论 -
VHDL实验-实现一位全加器
1、实验目的:进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法。2、实验环境:PC个人计算机、Windows操作系统、Quartus II集成开发环境软件。3、实验要求:设计一个一位全加器,实体名称为“full_adder”,其引脚与功能如下表。端口模式 端口名 数据类型 功能逻辑表达式 说明in(输入) a std_logic 加数b ...原创 2019-09-02 15:14:40 · 7337 阅读 · 0 评论 -
VHDL设计一个同步置数、异步清零的D触发器
设计一个同步置数、异步清零的D触发器,其引脚名称和逻辑功能如下表所示。LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY ddddd ISPORT (clk, set, clr, d : IN STD_LOGIC;q, nq : OUT STD_LOGIC);END ddddd;ARCHITECTURE ard OF ddddd IS...原创 2019-10-14 19:29:41 · 20252 阅读 · 1 评论 -
VHDL设计一个同步清零的JK触发器
1、设计一个同步清零的JK触发器,其引脚名称和逻辑功能如下表所示。LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY jk ISPORT (clk, clr, j,k : IN STD_LOGIC;q, nq : buffer STD_LOGIC);END jk;ARCHITECTURE arjk OF jk ISBEGINPROC...原创 2019-10-14 19:26:46 · 7197 阅读 · 1 评论