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RSS订阅原创 MATLAB实战（25）：基于压缩感知的 1 位到达方向估计：原理、实现与性能对比
本文研究了1位量化下的DOA估计问题，比较了五种算法性能。传统MUSIC算法在全精度ADC下表现良好，但在1位量化时性能严重退化。通过Arcsine定律修正1位量化协方差矩阵可部分恢复性能。压缩感知类算法（CBIHT、1-bit OMP和1-bit BIHT）将DOA估计建模为稀疏恢复问题，直接处理1位量化信号，避免了协方差矩阵估计的瓶颈。实验表明，在低信噪比下压缩感知方法优于修正MUSIC，尤其当信源角度接近时。研究为大规模MIMO系统中低功耗ADC设计提供了理论参考。
2026-07-27 15:44:20
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原创 为什么信号在一个域离散会造成另一个域的周期延拓？——从泊松求和公式严格推导
本文从数学角度严格证明了时域离散化导致频域周期延拓的机理，揭示了采样定理背后的傅里叶变换对偶性。通过泊松求和公式，建立了时域采样求和与频域周期延拓的精确对应关系，并推导出两者间的幅度因子1/T。同时说明了频域离散化同样会引起时域周期延拓，指出这构成了奈奎斯特采样定理和DFT循环卷积效应的数学基础。全文以卷积-乘积对偶性为核心，通过冲激串的傅里叶变换特性，系统阐述了离散化与周期延拓的本质联系。
2026-07-26 15:49:33
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原创 MATLAB实战（24）：连续相位调制与LFM复合的通信感知一体化仿真
本文提出了一种基于CPM-LFM复合波形的通信感知一体化(ISAC)系统MATLAB仿真方案。该系统通过将连续相位调制(CPM)与线性调频(LFM)信号相乘，实现单一波形同时完成通信和雷达探测功能。信号模型采用MSK类相位路径的CPM调制，结合40MHz带宽的LFM信号，保持了恒包络特性。接收端通过LFM帧头相关捕获实现精确同步，经去LFM和频偏/相偏补偿后，采用4状态Viterbi算法解调CPM信号。仿真结果表明：在0-10dB信噪比范围内，误码率从8.7×10⁻²降至10⁻⁴量级，验证了该方案在实现通信
2026-07-26 01:42:58
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原创 MATLAB实战（23）：雷达脉冲系统仿真：从参数分析到多目标检测可视化
本文基于AN/MPQ-64"哨兵"雷达参数，实现了一个完整的脉冲雷达系统MATLAB仿真。通过雷达方程计算最大探测距离(11.13km)，构建包含5个随机运动目标的检测场景，采用Swerling I/II模型模拟目标起伏特性。仿真实现了PPI极坐标扫描、A-Scope距离显示和真实位置的三屏联动可视化，展示了目标在盲区、距离模糊等典型条件下的检测过程。核心算法包括包络检测、门限判决和动态扫描显示，所有代码仅依赖基础MATLAB功能，不涉及专业工具箱，具有良好可移植性。仿真结果直观呈现了雷达功率衰减、SNR变
2026-07-25 16:48:38
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原创 MATLAB实战（22）：认知雷达自适应感知仿真
本文设计并实现了一个认知雷达感知仿真系统，通过MATLAB构建闭环自适应检测框架。系统采用动态功率分配（基于检测奖励更新功率图）、带宽聚焦（Top-K显著性区域增强）和二维CA-CFAR检测（积分图加速）等核心算法，在复杂多目标场景（汽车+行人）中实现环境自适应感知。创新性地引入量化评测模块，设定检测概率（PD≥0.9）与虚警率（PFA≤0.01）的自动判据，验证了认知雷达相比固定参数方案的性能优势。仿真结果表明，通过发射参数（功率/带宽/驻留时间）的闭环动态调整，系统能有效提升目标分辨率并抑制杂波干扰。
2026-07-25 13:15:29
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原创 MATLAB实战（21）：基于射频信号与深度学习的无人机检测识别：MATLAB完整实现
本文基于 DroneRF 框架，在 MATLAB 中实现了一个完整的无人机射频检测与识别系统。通过双频段频谱拼接（2048维特征）、dB变换与归一化处理，结合3层全连接神经网络（64-32-16节点），实现了10类无人机信号的细粒度分类。系统在测试集上达到97.78%的准确率，宏平均F1分数0.98，7个类别实现完美识别。关键创新点包括重叠区比例校准算法、min-max归一化策略优化以及轻量级网络结构设计。实验通过7组可视化图表验证了频谱特征差异性和分类器性能，为无人机"黑飞"监管提供了有效的被动检测方案。
2026-07-20 12:09:55
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原创 MATLAB实战（20）：自适应波束成形算法的自动测试系统（附 MATLAB 完整代码）
本文提出了一种自适应波束成形算法的自动化PASS/FAIL判定系统，通过向量化计算和多维度可视化实现高效验证。系统内置LCMV最优波束成形器仿真，自动检测主瓣增益、零陷深度等8项关键指标，生成6张中间过程子图展示信号模型、方向图和收敛曲线等。测试结果表明，该框架能显著提升波束成形算法的验证效率与标准化程度。
2026-07-20 10:49:25
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原创 MATLAB实战（19）：雷达恒虚警检测（CFAR）算法增强分析工具：9种经典方法的统一对比与扩展
本文开发了一个增强型CFAR算法分析工具，在原有CFAR算法合集的基础上，实现了参数统一管理、韦布尔杂波建模、非均匀环境评估等功能。该工具包含10个模块，支持11种CFAR算法的多维度性能对比，如检测概率曲线、计算效率、参数敏感度等。通过滑动窗动态展示检测过程，并采用雷达图综合评估算法性能。实验结果表明，不同算法在均匀环境、多目标干扰和杂波边缘等场景下表现各异。该工具为CFAR算法的工程选型提供了系统化的仿真分析平台。
2026-07-20 00:47:48
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原创 FPGA实战系列总纲：基于 Xilinx ZUDR RFSoC 的多通道数字收发系统全链路解析
本文是《FPGA实战》系列的总纲篇，系统梳理了基于Xilinx RFSoC平台的数字收发系统架构。文章从硬件平台（ZUDR芯片集成ADC/DAC）出发，详细拆解了三条核心链路：ADC接收链（8通道采样→数字下变频→滤波抽取→数据打包→DMA上传）、DAC发送链（DDS多相波形生成→DAC输出）、配置控制层（时钟管理、AXI寄存器等）。通过35个功能模块的协同工作，实现了高性能射频信号处理，包括多相滤波、数字下变频、跨时钟域处理等关键技术。文中标注了与系列单篇的对应关系，帮助读者构建完整知识体系。
2026-07-19 16:59:52
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原创 FPGA实战（56）：基于AXI EMC接口的DMA控制器寄存器解码模块设计
本文介绍了一种基于AXI EMC总线的寄存器解码模块（axi_emc0_decode），该模块实现了CPU与DMA控制器之间的桥接功能。该设计具有以下特点：1）采用单周期脉冲复位机制确保DMA状态机稳定；2）支持双通道独立控制，可配置传输长度、FIFO复位、中断使能和测试模式等参数；3）通过地址映射将AXI EMC信号转换为DMA配置信号，仅使用低20位地址译码；4）经过完整的功能仿真验证，包括寄存器读写、复位脉冲生成和位域控制等测试场景。该模块采用Verilog-2001标准实现，适用于FPGA中的高速数
2026-07-19 15:08:03
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原创 FPGA实战（55）：AXI DMA FIFO 模块设计与验证（适配 FWFT 模式）
本文介绍了一种专为Zynq FPGA设计的AXI DMA FIFO模块，采用Verilog实现，支持S2MM和MM2S双向数据传输。该模块通过异步FIFO解决速率匹配问题，创新性地适配了Xilinx FIFO Generator的FWFT模式，简化了控制逻辑。模块具有可编程包长度、独立时钟域和中断输出功能，并通过完整的仿真验证确保可靠性。测试显示，该设计能正确处理数据流，满足AXI-Stream协议要求，为PS-PL高速数据传输提供了高效解决方案。
2026-07-19 12:53:14
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原创 FPGA实战（54）：基于XADC的FPGA温度电压双通道监控模块
本文介绍了一种基于Xilinx FPGA内置XADC模块的自动轮询监测方案，通过巧妙利用XADC的EOC信号触发DRP读取操作，实现芯片结温和内核电压的无状态机采集。设计采用三级同步复位链降低亚稳态风险，通过通道匹配机制锁定目标数据，仅需不到50行代码即可完成核心功能。该方案具有结构简洁（无需复杂状态机）、资源占用少（仅需少量寄存器）和可靠性高（同步化处理关键信号）三大特点，实测在Artix-7芯片上稳定运行，可作为FPGA健康监测的基础模块直接集成到各类项目中。
2026-07-19 10:00:53
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原创 FPGA实战（53）：基于FPGA的8通道并行数字下变频（DDC）系统设计
本文提出了一种8通道并行、4相采样的数字下变频（DDC）系统设计，在125MHz主时钟下实现等效500MSPS采样率的实时处理。该系统采用全并行处理架构，通过多相数据拼接与滤波、双时钟域同步等创新技术，解决了高速ADC采样下的时序压力问题。设计包含信道化合并、数字混频、FIR滤波等模块，最终以25MHz时钟输出基带I/Q数据。仿真验证表明，该系统可稳定处理8通道数据，适用于多通道数字化接收机、数字阵列雷达等场景。
2026-07-18 19:49:04
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原创 FPGA实战（52）： FPGA数据生成与DMA上传模块设计详解
本文介绍了一套用于FPGA开发的通用数据生成与上传控制模块，包含复位同步延迟、可调速测试数据生成、FIFO反压处理和数据源选择功能。系统由三个核心模块组成： 复位模块实现双极性同步复位输出，内置20ms延迟计数器确保电源稳定； 测试数据发生器支持通过16位分频值调节数据速率，具备FIFO满反压保护机制； DMA数据选择器可一键切换测试数据与外部数据源。该设计采用全同步架构，具有参数化配置、模块化设计特点，已成功应用于高速采集系统，支持灵活调试与产品化部署。
2026-07-18 19:31:27
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原创 FPGA实战（51）：FPGA高速串行通信：双通道Aurora 8B/10B工程实例
摘要 本文介绍了一种基于Xilinx Zynq-7000系列FPGA的Aurora 8B/10B通信系统实现方案。系统包含两个独立通道，采用6.25Gbps线速率和32bit AXI4-Stream接口。详细分析了IP核架构、时钟域管理、复位序列、GT资源共享机制和跨时钟域同步策略。通过参数化CDC模块处理多时钟域信号交互，利用QPLL共享优化资源利用率。测试平台实现了近端PCS环回验证，自动比对收发数据。工程包含完整的时钟管理、复位逻辑和仿真验证环境，为FPGA间高速串行通信提供了可靠解决方案，适用于需要
2026-07-18 11:44:35
286
原创 MATLAB实战（18）： FMCW雷达中频信号生成与距离-多普勒分析（MATLAB实现）
本文详细介绍了FMCW雷达信号模型及其MATLAB实现方法。通过发射线性调频信号，利用回波与发射信号的差拍信号提取目标距离和速度信息。文章推导了完整的信号模型，提供了中频信号生成、2D DFT处理和16位定点量化的MATLAB代码实现。仿真结果表明，该方法能准确估计目标距离(5.08m)和速度(10.02m/s)，量化误差极小(SNR达98.1dB)，验证了算法的有效性。该实现不依赖外部工具箱，为后续硬件实现提供了可靠参考。
2026-07-18 01:36:51
258
原创 MATLAB实战（17）：雷达抗间歇采样转发干扰：发射波形与接收滤波器联合设计
本文提出了一种联合优化雷达发射波形和接收滤波器的抗间歇采样转发干扰方法。通过建立包含积分旁瓣能量和干扰输出能量的目标函数，并施加主瓣峰值和恒模约束，采用ADMM算法交替优化波形和滤波器。仿真结果表明，该方法能有效压制三种转发干扰样式下的假目标，相比传统匹配滤波和非匹配滤波具有显著优势。算法兼顾理论最优性和工程可实现性，为对抗现代电子战干扰提供了新思路。
2026-07-17 11:39:21
361
原创 FPGA实战（50）：Gardner定时同步算法的FPGA实现与MATLAB联合仿真
Gardner定时同步算法的FPGA实现 摘要：本文详细介绍了Gardner定时同步算法在QPSK接收机中的完整实现流程。该算法通过分析符号周期内两个采样点的幅值关系估计定时偏差，具有计算简单、对载波相位不敏感的特点。文章从算法原理出发，首先建立MATLAB浮点模型验证性能，然后给出了Verilog RTL设计实现，包括插值滤波器、误差检测器、环路滤波器和数控振荡器等关键模块。设计采用线性插值和二阶环路结构，通过FPGA仿真验证了定时恢复功能。该方法适用于QPSK/QAM等数字通信系统的定时同步，为FPGA
2026-07-16 20:45:31
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原创 他山之石可以攻玉系列（05）：数字IC基础模块库设计：延迟单元、边沿检测、SPI接口与信号锁存器
本文介绍了四个参数化数字电路基础模块的设计与实现。可配置延迟单元(delay_unit)通过移位寄存器链实现0至最大延迟周期的动态调节，具有数据流暂停功能；边沿检测器(get_edge)支持多种边沿检测模式，可滤除复位毛刺；SPI接口控制器(spi_interface)采用参数化帧结构设计，支持灵活的时序控制；信号变化锁存器(signal_lock)提供自锁存机制，可检测并记录信号变化。这些模块均采用参数化设计，已在工程实践中验证，具有高复用性和灵活性，可显著降低开发成本。文中结合关键代码阐述了各模块的创新
2026-07-16 15:28:16
312
原创 FPGA实战（49）：FPGA‑Flash器件软件更新切换系统设计与实现
本文提出一种基于CAN总线的FPGA远程固件更新方案，通过嵌入式软核实现多镜像管理，结合连续中继更新算法和双看门狗监护机制，利用ICAP2原语实现热切换功能。系统采用奇偶BRAM乒乓缓存解决带宽与容量矛盾，设计三区镜像存储确保异常回退能力，并通过比特交换算法实现不停机固件迁移。实验表明，该方案在500kbps CAN网络下可高效完成8MB固件更新，兼具可靠性和实时性，适用于工业物联网等对设备可维护性要求高的场景。
2026-07-16 11:40:05
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原创 FPGA实战（48）：基于FPGA的Gardner位定时同步NCO模块设计与实现
NCO（数控振荡器）在Gardner定时同步环中承担两个任务：产生插值使能信号o_sels，告诉内插器何时进行一次插值；同时输出分数间隔o_uk，告诉内插器插值点位于哪两个采样点之间。这两个信号缺一不可，内插器拿到o_sels才知道动作，拿到o_uk才知道怎么插。端口方向位宽说明i_clkinput1系统时钟i_rstinput1异步复位i_wkinput16频率控制字，来自环路滤波器o_selsoutput1插值使能脉冲o_ukoutput16。
2026-07-16 00:46:05
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原创 MATLAB实战（16）：Gardner 定时同步算法：从原理到 MATLAB 实现
文章摘要： Gardner定时同步算法是数字通信中解决符号同步问题的经典方法。该算法通过检测相邻符号中点采样值是否归零来判断定时误差，仅需每个符号两个采样点即可工作，且不受载波相位影响。其核心误差检测公式为e(k)=[y(k)-y(k-1)]×y(k-1/2)，通过内插滤波器、定时误差检测器、环路滤波器和数控振荡器构成闭环系统。MATLAB仿真表明，该算法能有效收敛，使星座图清晰聚集，眼图充分张开。性能评估显示其EVM指标优异，在定时偏差和频偏容忍度方面表现良好，适用于QPSK等常见调制方式。算法实现时需权
2026-07-15 16:23:31
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原创 他山之石可以功玉系列（04）： 基于 FPGA 的 LMK04828 时钟芯片自动化配置管理模块设计
摘要 本文设计了一款用于LMK04828时钟芯片的全硬件配置模块clk_cfg_module，采用三状态机架构与参数化查找表实现自动化寄存器配置。模块创新性地集成多任务硬线仲裁、关键寄存器写后校验与硬件自锁、PLL状态实时监测等功能，支持动态分频比调整和VIVADO VIO在线调试。通过纯硬件方式解决了传统软件配置存在的时序冲突和可靠性问题，为高速数据采集系统提供高可靠的时钟管理方案，其设计思路可推广至同类SPI接口芯片的FPGA实现。
2026-07-14 23:31:50
231
原创 他山之石可以攻玉系列（03）：基于状态机+LUT的自动初始化、Nyquist区切换与寄存器校验设计
将复杂的 ADC 配置时序抽象为地址-数据-操作码表格，通过三状态机和灵活的暂停校验机制，轻松应对初始化、动态频段切换、异常保护等需求。在实际项目中，您只需根据 ADC 手册修改中的查找表，并调整顶层参数，即可复用于其他 SPI 接口器件。表驱动：所有寄存器操作序列固化在 LUT 中，维护便捷。可暂停计数：用check_ing实现了写后校验和轮询等待，无需额外状态。硬件自锁enable信号在关键寄存器校验失败时自动关闭，提高安全性。VIO 共融。
2026-07-13 22:51:13
276
原创 FPGA实战（47）：SM4加解密算法Verilog实现——全流水线架构设计详解（附完整代码）
SM4是中国国家密码管理局发布的分组密码标准（GM/T 0002-2012），分组长度128比特，密钥长度128比特。异或操作S盒非线性替换（8×8）线性变换L（循环移位+异或）轮密钥异或加解密区别：加密时轮密钥顺序使用，解密时逆序使用。本设计实现了完整的SM4加解密硬件加速器，通过全流水线并行架构实现了高吞吐量，同时保持了资源利用率合理。代码结构清晰，模块化程度高，便于集成到更大规模的SoC系统中。读者可基于此代码进行仿真验证，也可直接用于FPGA板级测试。
2026-07-13 16:51:37
481
原创 他山之石可以攻玉系列（02）：芯片配置模块(chip_cfg_module.v) 实现与设计解析——面向JESD204系统的高集成度时钟与转换器配置管理
chip_cfg_module是一款用于高速数据采集系统的核心控制模块，通过SPI接口统一管理时钟芯片（LMK04828）、双通道DAC（AD9172）和双通道ADC（ADS54J60）的配置与监测。模块创新性采用纯硬件设计，集成时钟管理（1MHz/80MHz可切换）、复位控制、双向I/O处理等功能，支持DAC在线重配置和PLL状态实时监测。关键特性包括：多芯片集中管理、时钟域动态切换、片内脉冲生成、ADC复位时序解耦，以及通过IOBUF原语实现双向信号处理。该模块显著提升了系统集成度与可靠性，适用于高速数
2026-07-13 15:57:16
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原创 他山之石可以攻玉系列（01）：IOB处理模块(iob_module.v) 实现与原语解析
本文介绍了一种针对JESD204高速接口的时钟与同步信号处理模块设计。该模块通过调用Xilinx UltraScale/UltraScale+架构的原语，实现了差分信号转换、全局时钟分发、GT参考时钟处理及双向触发信号管理等功能。核心设计包括：差分时钟通过IBUFDS转换为单端信号，经BUFG驱动全局时钟网络；GT参考时钟由IBUFDS_GTE4处理并分频；双向信号通过IOBUF实现输入输出复用。模块采用硬件原语直接例化，确保时序确定性和资源优化，适用于JESD204B/C多链路同步应用场景，具有高可靠性和
2026-07-13 14:44:59
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原创 FPGA实战（46）：基于FPGA的SM3加密算法硬件加速器设计与实现
SM3密码杂凑算法是由国家密码管理局发布的中国商用密码标准算法，2018年正式成为ISO/IEC国际标准（ISO/IEC 10118-3:2018）。该算法采用Merkle-Damgård迭代结构，对输入消息进行填充后，以512比特为单位进行分组处理，最终输出256比特的杂凑值。消息填充消息扩展和迭代压缩。其中迭代压缩共进行64轮运算，每轮涉及多个32比特字的置换、移位和布尔函数运算。P0置换P1置换FFj布尔函数：当0 ≤ j < 16时取X ^ Y ^ Z，16 ≤ j < 64时取GGj布尔函数。
2026-07-11 11:38:27
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原创 FPGA实战（45）：Xilinx SRIO Gen2高速串行通信（三）——时钟网络、复位策略与IP核深度解析
摘要：本文深入解析Xilinx SRIO Gen2高速串行通信系统的三大核心模块设计。首先通过MMCM单参考时钟分频网络生成多时钟域（包括156.25MHz GT时钟和52MHz逻辑时钟），实现时钟资源的高效利用。其次采用四级移位寄存器实现跨时钟域复位同步释放，确保系统可靠启动。创新性地设计了用户可控的链路重初始化状态机，支持应用层触发完整链路重建流程。最后详细剖析了SRIO IP核的AXI4-Stream接口协议及HELLO包格式，重点说明NWRITE事务的数据构造方法。该设计通过"时钟-复位-协议"三层
2026-07-11 10:20:00
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原创 FPGA实战（44）：Xilinx SRIO Gen2高速串行通信（二）——多通道共享QPLL与Channel封装设计
本文深入分析了基于Xilinx 7系列FPGA的SRIO通信中间层设计，重点阐述了SRIO_Module与SRIO_Channel的创新架构。设计采用"1个QPLL+N个Channel"模式，通过k7_v7_gtxe2_common模块实现双通道QPLL共享，显著优化了时钟资源利用率。文章详细介绍了QPLL统一共享机制、标准化通道封装设计以及参数化配置接口三大创新点，实现了物理隔离、扩展友好和自动适配不同线速率等优势。SRIO_Channel作为独立通道单元，封装了GT物理层接口、QPLL共享接口、AXI4
2026-07-11 10:10:49
194
原创 FPGA实战（43）：Xilinx SRIO Gen2高速串行通信（一）——顶层系统集成与调试架构设计
本文介绍了基于XC7Z035平台的FPGA高速串行通信顶层设计，重点分析了XC7Z035_TOP模块的关键架构与创新点。该设计采用双通道并行独立事务处理架构，集成VIO软复位调试接口，实现精细化复位逻辑和集中调试信号管理。核心创新包括：1)双通道独立运行机制；2)VIO远程复位控制；3)基于链路状态的自动复位策略；4)ILA调试信号集中标记。文章详细解析了时钟管理、复位生成、SFP控制等模块的实现方式，并总结了参数化复位、跨时钟域处理等工程优化建议。该顶层设计为高速SRIO通信系统提供了稳定可靠的硬件框架，
2026-07-11 10:00:52
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原创 MATLAB实战（15）：相干脉冲信号处理中的联合检测与测角方法
本文提出了一种针对相干脉冲体制的目标检测与角度估计方法。通过建立三通道信号模型，采用二维MTD积累、单元平均CFAR检测和单脉冲测角技术，实现了高精度目标定位。仿真结果表明，在信噪比20dB条件下，该方法检测概率达1，角度估计误差小于0.05°。研究还引入多帧联合判决机制提升系统可靠性，并提供了完整的MATLAB实现代码，可作为相干脉冲信号处理的教学与研究平台。
2026-07-10 14:49:08
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原创 我的硕士期间课题研究：光学相位调控系统
万宁神州半岛的灯塔让我想起硕士期间研究的液晶透镜项目。通过电压调控相位实现菲涅尔透镜功能，采用自适应RMS算法，仅用半年完成。虽然项目最终未实际应用，但掌握了R语言绘图技巧，在上研所的合作经历也很有意义。每次路过店铺都会看看相关产品，感叹时运无常。这段科研经历既充满技术探索的乐趣，也留下了些许遗憾。
2026-07-10 11:55:55
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原创 MATLAB实战（14）：基于双域稀疏正则化的FMCW雷达干扰消除：ProxSGD方法原理与实现
本文提出一种基于形态分量分析的车载FMCW雷达干扰抑制方法，利用干扰在时域的稀疏性和目标回波在距离-多普勒域的稀疏性，构造凸优化问题。通过近端次梯度下降算法（ProxSGD）迭代求解：首先计算频域稀疏项的次梯度，再通过软阈值处理实现时域稀疏性约束。该方法仅需两个基本物理先验，无需干扰参数或训练数据，具有较强的泛化能力。实验表明，该方法能有效分离干扰信号与目标信号，显著提升信干噪比。核心算法通过矩阵运算实现，可利用FFT加速计算。
2026-07-09 22:51:22
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原创 MATLAB实战（13）：基于高斯过程的三维扩展目标跟踪与形状学习：算法剖析与MATLAB实现
本文提出了一种基于高斯过程的扩展目标跟踪方法，用于估计动态目标的运动状态和三维形状。该方法利用高斯过程对目标的星形凸表面进行非参数化建模，通过径向函数描述形状，无需预设几何模板。状态空间模型结合了线性运动、旋转动力学和形状动态，支持在线自适应学习复杂形状。文中详细推导了数学公式，并提供了两种三维扩展方案的MATLAB实现，适用于自动驾驶和机器人导航等场景。仿真结果表明，该方法能有效跟踪未知形状目标，具有良好的适应性和准确性。
2026-07-09 15:06:56
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原创 FPGA实战（42）：LMK04828时钟芯片FPGA自动配置模块——从TICS Pro图形化配置到一键上电初始化
本文介绍了一种基于FPGA的LMK04828时钟发生器自动配置模块设计。LMK04828是TI公司的高性能双PLL时钟芯片，广泛应用于需要低抖动时钟和JESD204B同步的系统。由于该芯片寄存器配置复杂，手动设置容易出错，本文提出利用TI官方工具TICS Pro生成配置数据，并通过FPGA模块实现上电自动配置。 文章首先分析了LMK04828的双PLL架构特点：PLL1负责抖动清除，PLL2负责频率合成，级联结构兼顾了低抖动和高频输出需求。随后详细介绍了使用TICS Pro生成寄存器值的流程，以及整数N分频
2026-07-07 15:12:51
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原创 FPGA实战（41）：SPI协议深度解析与Verilog主机发送模块设计
本文从SPI协议模式0的时序出发，详细剖析了一款参数化SPI主机发送模块的设计与实现。该模块采用单计数器统一生成片选、时钟和数据移位控制，同时提供din_rfd发送就绪信号，使得接口行为清晰可靠，易于集成。设计者可根据实际需求调整data_width和计数结束值，灵活适配不同SPI从设备。代码可直接综合，适用于FPGA中需要单向SPI发送的各类应用场景。
2026-07-07 14:51:51
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原创 FPGA实战（40）：基于背压控制的速率可调递增测试数据生成器设计
本文设计了一种基于FPGA的32位递增测试数据生成器，具有速率可调和硬件流控功能。该模块采用单时钟域设计，通过16位分频参数动态调节输出速率（最小间隔2时钟周期，最大65536周期），并利用fifo_full信号实现零丢失背压控制。内部计数器在fifo_full为低时递增，达到设定阈值后产生单周期使能脉冲并输出递增数据。模块资源开销极低，仅需1个16位计数器、32位数据寄存器和少量比较逻辑，适合大规模例化。仿真验证表明其能正确实现速率调节和背压响应，可广泛应用于FIFO压力测试、数据通路验证等场景。
2026-07-07 14:40:48
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原创 FPGA实战（39）：基于 FPGA 的多通道并行 IQ 数据发生器设计（支持 256 位宽 DAC 接口）
本文设计了一种并行 8 组 IQ、16 路同步 DDS 数据发生器，通过巧妙的位拼接将多路复基带数据打包成 256 位总线，提供统一的有效标志，可直接推动超高速 DAC。频率控制字可实时更新，通道间严格同步，适合于多波束相控阵、宽带通信等 FPGA 加速场景。读者可将子模块替换为自己的 DDS 阵列（如 Xilinx DDS Compiler 的并行通道 + 相位偏移），即可构成完整工程。希望这篇博客能为高速数据接口设计带来启发。
2026-07-07 14:29:26
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原创 FPGA实战（38）：基于Xilinx DDS IP的8通道多相位IQ信号发生器（45°步进，动态变频同步复位）
本文设计了一种基于Xilinx DDS Compiler IP的多相位IQ信号发生器，可同步生成8路具有精确45°相位差的I/Q信号。创新点在于利用DDS的相位偏移（POFF）与频率字（PINC）拼接功能，配合频率变化检测与同步复位机制，解决了传统方法难以兼顾相位精度与变频同步的问题。该设计通过参数化实现灵活扩展，支持任意通道数配置，已成功应用于相控阵波束赋形等场景。硬件验证表明，在频率切换时所有通道能保持严格的相位关系，复位机制有效避免了相位错位。
2026-07-07 11:35:52
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【时频分析】面向相交群延迟多分量信号的时频重分配同步挤压频域线性调频小波变换【附MATLAB代码】.rar
2026-07-04
分数傅里叶变化 MATLAB程序
2026-06-26
空空如也
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