计算机组成原理常见题（二）

1.float型数据通常用IEEE 754单精度浮点数格式表示。若编译器将float型变量x分配在一个32位浮点寄存器FR1中，且x = -8.25，则FR1的内容是 （ A ）。
A.C1040000H B.C1120000H
C.C1000009H D.C1C20000H

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2.8位补码定点整数1001 0101B扩展8位后的值用16进制表示为（C）
A.0095H B.9500H C.FF95H D.95FFH
关键的问题是问题：如何将8位二进制补码扩展成16位二进制补码 如果8位二进制补码的最高位(符号位)为0，那么扩展后的16位补码直接在最高位前面添加8个0即可；如果8位二进制补码的最高位(符号位)为1，那么扩展后的16位补码直接在最高位前面添加8个1即可；
举例如下：
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8位原码：1000 1101
8位补码：1111 0011
16位原码：1000 0000 0000 1101
16位补码：1111 1111 1111 0011
在本题中，最高位是1，所以为1111 1111 1001 0101

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3.假定用若干个16Kx1位的存储器芯片组成一个64Kx8位的存储器，芯片内各单元连续编址，则芯片BFF0H所在的芯片的最小地址是（C）
A.4000H B.6000H C.8000H D.0000H
将其想成是一间间教室，每间教室有多少座位的问题。也就是说，要用多少个16间教室1个座位改造成64个教室8个座位的问题。很明显的，需要4间教室，每间教室8个座位。那么，有：BFF0=43
43-32=11 11/8=1余3，所以，在第2间教室，那么第2间教室的最小地址就是8000H

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4.以下给出的四种指令中，执行时间最长的是（C）
A.RR型 B.RS型 C.SS型 D.RI型
要明确的是R表示寄存器，S表示存储器那就不难理解了。

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5.若交址寄存器的编号为X，形式地址为D，则变址寻址的有效地址为：（A）
A.R[X]+D B.R[X]+R[D] C.M[R[X]+D] D.M[R[X]+M[D]]
这道题的关键是知道什么是变址寻址：指定一个变址寄存器，这个寄存器中的内容加上形式地址，得到有效地址

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6.假定一个同步总线的工作频率为33MHz，总线共有32位数据线，每个总线时钟传输一次数据，则该总线的最大数据传输率为（B）
A.66MB/s B.132MB/s C.528MB/s D.1056MB/s
解答：33MHz*32/8bit=132MB/s 是按字节进行传输的

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7.以下关于RAID技术错误的是（C）
A.RAID技术可以实现海量后备存储系统
B.RAID技术可提高存储系统的可靠性
C.RAID中的校验信息都存放在一个磁盘上
D.RAID通过多个盘并行访问来提高速度
RAID（Redundant Array of Independent Disks）：独立冗余磁盘阵列，简称磁盘阵列。
基于RAID技术，有两个基本的概念：
1.RAID采用分条带，并行的方式进行存储。更有效的数据组织。
2.RAID采用校验、镜像的方式对数据安全提供保护。
条带：磁盘中单个或者多个连续的扇区构成一个条带。它是组成分条的元素。
分条：同一磁盘阵列中的多个磁盘驱动器上的相同“位置”（或者说是相同编号）的条带。

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8.启动一次DMA传送，外设和主机之间将完成一个（D）的数据传输
A.字节 B.字 C.总线宽度 D.数据块
DMA（直接内存存取）方式。DMA方式是使用DMA控制器来管理和控制数据传输的，DMA控制器和CPU共享系统总线，并且都可以独立访问存储器。在使用DMA工作方式进行数据传输时，DMA控制器控制了系统总线，由DMA控制器提供存储器地址及必需的读写控制信号，实现外部设备与存储器之间的数据传输。

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10.假定某程序P由一个100条指令构成的循环组成，该循环共执行50次，在某系统S中执行程序P共花了20000个时钟周期，则系统S在执行程序P时的CPI是多少？？
首先要明确什么是CPI。CPI：执行每条指令所需的时钟周期数。
共执行指令条数：100*50=5000条
CPI=20000/5000=4

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11.画出补码加减运算部件图

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12.什么是“程序访问的局部性”，存储系统中哪一级采用了程序访问的局部性原理？
程序访问的局部性是指程序执行时对存储器的访问是不均匀的，因为指令和数据在存储器中的存储位置的分布不是随机的，而是相对簇集的。
存储系统cache-主存级，主存和辅存级都用到了程序访问的局部性原理

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13.设某主机主存容量为16MB，Cache容量为16KB，每字块32字节，设计一个四路组相映联映像的Cache组织，画出主存地址字段中各段位数
解答：
对于Cache,即高速缓存，是用来解决主存与CPU速度不匹配问 题，Cache的出现使得CPU可以不直接访问主存而直接与高速Cache交换信息。由于程序访问的局部性原理可以很容易设想只要将 CPU近期要用到的程序和数据提前从主存送到Cache,那么就可以做到CPU在一定时间内只访问Cache，这样CPU与高速Cache进行通信，就大大提高了计算机的运行速度。


CPU和Cache（或主存）信息交换的单位是字，但是Cache和主存信息交换的单位是块。
在网上看到一个解释CPU和Cache和主存和辅存之间的关系觉得很有趣：
CPU就好比是一个工作效率很高的皇上，假如他要召见一个住在辅存的大臣但是但是很明显的是，如果每次召见的人都住得很远，那么效率肯定就很低，于是，在CPU和辅存之间就建立了一个驿站（主存）。但是，考虑到之后皇上可能会召见与这个大臣有关的人，所以，要做好提前的准备，因为如果这个大臣回去之后，需要召见下一个人，皇上可不想等，因为这样很浪费时间，所以又在主存和CPU之间建造了一个房子（Cache），那么有可能被召见人就在这个房子里面等，这样就节省了时间了。

为什么要有主存和Cache的映射：因为Cache比较小，需要将主存中的部分程序按照某种规则装入其中

什么叫按字节编址：




现在回顾题目，因为每字块为32字节，所以有2的五次方=23，所以块内地址为5
因为Cache容量为16KB，161024/32=512，所以理论上是512行，但是因为是四路组相联，所以512/4=128，所以总共有7行
因为主存容量为16MB，所以有161024*1024=2的24次方
标记=24-5-7=12

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14.设某机能够完成120条指令，CPU有8个通用寄存器，主存容量为16K字，采用寄存器-存储器型指令，预使指令能够直接访问主存的任一地址，指令字长应取多少，画出指令格式。
操作码：因为可以完成120条指令，所以有2的7次方=128>120，所以需要7位
地址码：16k=16*1024b=2的14次方，所以需要地址码14位
因为有8个通用寄存器，所以寄存器编号3

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15.什么是数据冒险？怎么解决？
数据冒险是在指令流水线中，后面的数据需要用到前面指令的结果，但是前面指令的结果还未产生的现象。
解决：
1.硬件阻塞
2.软件插入“NOP”指令
3.合理实现寄存器堆读/写操作
4.转发（旁路）技术

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16.总线集中式裁决三种：链式查询，计数器定时查询和独立请求
链式查询方式对电路故障最敏感，独立请求裁决方式速度最快

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17.I/O设备与主机进行数据交换有三种方式：程序查询方式，中断方式，DMA（直接存储器存取）方式。
其中，程序查询方式和中断方式都是数据直接和CPU进行交换，DMA方式是数据直接和主存进行数据交换。