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原创 深入讲解set_multicycle_path多周期约束---实战篇
设计一个FIFO并且在VIVADO中进行时序约束和时序分析。1. demo背景设计一个异步的FIFO;2. FIFO时钟的周期约束3.用VIVADO时序分析工具分析多周期约束
2020-02-01 20:19:59 3810
原创 深入讲解set_multicycle_path多周期约束---理论篇
网上看了一些有关多周期约束的一些文章,有些只给出了结论,有些讲得不太透彻,最后看完可能还是云里雾里的。所以本人在阅读一些网上资料的同时,结合Xilinx的UG903和UG906写了一些体会,仅供参考,如有错误,欢迎指正。1.为什么要进行多周期约束。2.周期约束宗旨。3. 相同时钟域的多周期约束。4.同周期有相位差的两个时钟。5.慢时钟到快时钟的多周期约束。6. 快时钟到慢时钟的多周期约束。
2020-01-31 17:18:39 23271 7
原创 谈谈Xilinx UltraScale的6输入LUTS(查找表)和SLICE(二)
接着上一篇继续聊,Xilinx原来的LUT为4输入的,这个没有什么可说的,后来改成了6输入的。但是他是真的6输入吗?仔细看看就会发现,他其实是两个5输入的结合。UltraScale 的UG里面只是有一些描述,但是我在Spartan6的UG里面发现了一张图。这不就是两个5输入加一个多路复选器吗,而且你要说他完全是2个5输入么又不完全是,因为他的A[5:1]是共用的。所以Xilinx对于他的6输...
2019-12-12 14:49:37 3502
原创 谈谈Xilinx UltraScale的6输入LUTS(查找表)和SLICE(一)
谈谈Xilinx的6输入LUTS(查找表)最近用了赛灵思最新UltraScale系列芯片,然后就拿着赛灵思的UG好好研究了一番。发现这个这个系列的FPGA跟ZYNQ相比有了改变,原来ZYNQ是一个CLB包含2个SLICE,然后每个SLICE同时又包含4个6输入LUTS。ZYNQ里面的SLICE包含SLICEL和SLICEM,SLICEL只能做ROM,而SLICEM可以做ROM也可以做RAM,同时...
2019-12-12 14:20:35 3095
ug1157-petalinux-tools-command-line-guide.pdf
2019-12-05
ug1186-zynq-openamp-gsg.pdf
2019-12-05
ug1144-petalinux-tools-reference-guide.pdf
2019-12-05
空空如也
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