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verilog中的一些基础理解和问题
文章平均质量分 58
文华也曾献与你
这个作者很懒,什么都没留下…
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浅显易懂-Verilog中什么时候用wire?什么时候用reg?wire与reg只有又有啥区别?如何去选择性的使用呢?
输入进来的变量都会使用wire来定义,这是因为input的意思是输入引脚的意思,你输入到芯片内部的引脚是不可能具有存储功能的,一般你输入进来的变量都需要去连接到某个特定位置去参与逻辑运算。因此这个信号也都是做连线使用,所以一般定义为wire。同理inout也是这个原理必须使用wire来定义。assign本身的意思就是指定,例如。原创 2023-08-15 08:54:07 · 3232 阅读 · 2 评论 -
verilog中#是什么意思?#有什么作用?
在使用verilog语言进行硬件描述时,你是否也经常用到#这个符号,那么你是否关心过这个符号到底是什么意思呢?它的作用是什么呢?原创 2023-08-07 23:04:52 · 3917 阅读 · 1 评论 -
always(*)是什么意思?
在最开始学习verilog时,发现别人写的代码中出现了always@(*)的代码,当时也是一脸懵,不知道啥意思,也找不到人询问,网上也很少解答这种简单问题的,所以写下这样一个解答,希望刚学习的小白可以很快的理解它的含义。原创 2023-08-05 21:18:45 · 4223 阅读 · 0 评论