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RSS订阅原创 Verilog HDL ，求问为什么仿真一直没有波形？
下面是代码：//分频模块module fenpin(rst, clk, clkk);input rst;input clk;output clkk;reg clkk;always @(posedge clk)if(!rst)beginclkk<=0;endelsebeginclkk<=~clkk;endendmodule//选择模块module m...
2019-06-17 10:16:23
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原创 新人求问，Verilog HDL，仿真时总是出错
两段代码：module mux21(a, b, sel, y);input a;input b;input sel;output y;reg y;always@ * if(!sel) y<=a; else y<=b;endmodulemodule LED_Project(clk, sel, rst, q);input clk;inp...
2019-06-17 03:01:28
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空空如也
空空如也
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