UVM基本概念介绍

目录

 

一、UVM验证平台介绍

UVM基本概念

1.1典型的UVM验证平台组件和功能介绍

1.2UVM类库地图

1.3UVM常用类

1.4UVM方法学的优势

一、UVM验证平台介绍

UVM基本概念

        通用验证方法学（Universal Verification Methodology，UVM）是一个以SystemVerilog类库为主体的验证平台开发框架，它提供了各种各样的功能组件基类，验证工程师通过继承uvm中的基类并进行改写重用，构建具有标准层次结构的组件和接口的功能验证环境，提升验证效率。

1.1典型的UVM验证平台组件和功能介绍

        验证的目的是找出DUT中的bug，这个过程通常是将DUT放入一个验证平台中实现。uvm提供了标准的验证平台层次结构，典型的uvm验证平台包含以下部分：

driver：向sequencer请求sequence_item（事务transaction），并将包内的信息按照总线协议规定驱动到DUT端口上（通过interface）；

sequencer：统筹管理sequence和driver请求，当driver申请数据，同时sequence有发送sequence_item请求时，它就把sequence生成的sequence_item发给driver；

sequence（不属于验证平台的一部分）：通过sequence中的task body创建随机化事务，生成激励内容，并发送给sequencer；

monitor：从DUT接收数据（包括input及output），并将其转化为事务级的sequence_item，将input数据发送给reference model生成期望结果，将output数据发送给scoreboard进行比较；

reference model：使用高级语言模拟实现DUT的功能，生成期望结果