weixin_44485871的博客

原创 formal 命令：constraints and properties

(2)约束静态信号 :fvassume -env -expr {vld_status == 1 };一般用于端口静态信号，black box,undriven nets, 剪切点。(3)设置常量set_constant scan_en –value 0；（1）rest后3cycle 将state=0。

原创 package的使用

一般packageA 再第一个packageB 套用，再class内使用B，也能调用到A；但是有些情况会找不到A，比如class c被包括再一个新的package中，此时需要如12行一样，再调用一次page A。

原创 cross 使用with 注意

发送错误是因为上面的bin是一个整体，不是分离的，和下面的例子是有区别的。所以加上bin后面[]就不会错。

原创 verdi 打开选项

verdi使用 - 编程驴子 - 博客园 (cnblogs.com)

原创 vcs gatesim 仿真 reg 、mem 初始化&&以及TOP仿真注意

第一个0代表层次关系，0代表当前level以及下面的所有level;2当前level以及下一级level。网表仿真中，使用下面的设置，将reg和ram都初始化为0。第二个0代表初始值为0；可以是0|1|x|z。

原创 incdir 的用法

（40行虽然在sim目录没有，但是相对路径正确，通过sim/../tc/file 也能找到该文件，所以不涉及）在sim 仿真，如37行，先在sim目录找，如果没有会去tb目录下找。

原创 覆盖率merge 命令（靠谱）

原创 report phase的处理

uvm-1.2 examples —— 2.2 event_pool | 码农家园 (codenong.com)

原创 soc 系统多master 的driver sequenser设置 && 检测接口连接

（1）在组件agent的connect_phase设置：driver.seq_item_port.connect(sqr.seq_item_export)（2）各组件moniter 留好uvm_analysis_port#(item) ap 接口。xx_vsqr,yy_vsqr句柄（不需要再vsqr 内对这些vsqr new）1 在各master组件内设置好driver 和sequencer 的连接。2. 在顶层vsqr内设置重新定义各master的。

原创 driver和sequencer的port 连接；

get_next_item 要从sequencer的my_req_fifo内获取。seq_item_port是uvm_driver内的port， get_next_item从该接口拿到sqr的trans；driver 内用get_next_item() 获取transaction并发送到dut interface。seq_item_export 是uvm_sequenser的输出口。

原创 UVM 内is_active 变量的使用

is_active==UVM_ACTIVE时，例化driver,sequeser，组件agent作为master;UVM_PASSIVE时,不例化driver,sequeser等，作为只例化moniter.组件agent作为slaver。is_active是uvm_agent的一个成员变量，其默认值为UVM_ACTIVE；最后在env内控制is_active值，来实现组件agent的角色。在组件agent 内。

原创 case的使用

case 不能单独写，要放到always 块内使用。

原创 工作站强删命令

原创 vcs 覆盖率文件过大，超出memory 内存