- 博客(1)
- 收藏
- 关注
原创 FPGA管脚约束报错——光电信号延时项目
在输入信号检测部分,在always块的敏感列表,采用输入信号s_in的上升沿触发,将always块做组合逻辑电路使用。最后将a_in,a_out更换为时钟引脚反而正常了。因此,我一直以为是自己的clk信号分配错误,咨询大佬,得知时钟信号只能分配到SRCC、MRCC的引脚。通过Vivado自带的仿真,进行了时序仿真,验证整个代码的逻辑没有问题,便开始分析综合,到这里都没有问题。从此看来是由于把时钟分配到了普通I/O上了,有两种解决措施①修改将时钟信号与专用时钟引脚绑定②修改xdc文件,将时钟路径忽略。
2023-08-16 19:11:34 186 1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人