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3原创 在FPGA中利用Verilog代码获得双边沿计数器
在Verilog代码中，计数器可在时钟上升沿有效，也可在时钟下降沿有效，但无法在时钟上升沿和下降沿同时有效，本文对这一问题进行研究，提出一种新的算法，可实现计数器在时钟信号的上升沿和下降沿同时有效，是真正的双边沿计数器。...
2022-08-15 23:20:02
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原创 利用verilog语言实现奇数分频
在FPGA开发过程中，有时需要对时钟信号进行分频处理。当进行偶分频时，可以通过计数取反的方式进行，但进行奇数分频时，由于FPGA无法处理小数部分（不考虑浮点运算情况下），采用计数取反的方法，无法得到占空比为50%的方波。本文针对这一问题，提出一种奇数分频的方法，逻辑简单，代码量小。...
2022-08-15 22:57:51
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