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RSS订阅原创 华中科技大学计算机组成原理MIPS CPU设计educoder，logisim
华中科技大学计算机组成原理MIPS CPU设计educoder，logisim。实验一 单周期MIPS CPU设计实验二 微程序地址转移逻辑设计实验三 MIPS微程序CPU设计实验四 硬布线控制器状态机设计实验五 多周期MIPS硬布线控制器CPU设计（排序程序）实验一 单周期MIPS CPU设计实验二 微程序地址转移逻辑设计实验三 MIPS微程序CPU设计实验四 硬布线控制器状态机设计实验五 多周期MIPS硬布线控制器CPU设计（排序程序）...
2020-06-26 13:28:23
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原创 华中科技大学计算机组成原理实验，单总线CPU设计(变/定长指令周期3级时序)(HUST)，logisim，educoder
@[TOC]()定长指令周期3级时序MIPS 指令译码器设计定长指令周期–时序发生器FSM设计定长指令周期–时序发生器输出函数设计硬布线控制器组合逻辑单元定长指令周期–硬布线控制器设计定长指令周期–单总线cpu设计变长指令周期3级时序MIPS指令译码器设计变长指令周期–时序发生器FSM设计变长指令周期–时序发生器输出函数设计硬布线控制器组合逻辑单元变长指令周期–硬布线控制器设计变长指令周期–单总线cpu设计需要代码加q+724372455...
2020-06-20 13:22:36
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原创 华中科技大学计算机组成原理实验，单总线CPU设计(现代时序)(HUST)，logisim，educoder
华中科技大学计算机组成原理实验单总线CPU设计(现代时序)(HUST)，logisim，educoder华中科技大学计算机组成原理实验单总线CPU设计华中科技大学计算机组成原理实验单总线CPU设计(现代时序)(HUST)，logisim，educoder一、MIPS指令译码器设计二、单总线CPU微程序入口查找逻辑三、单总线CPU微程序条件判别测试逻辑四、单总线CPU微程序控制器设计五、采用微程序的单总线CPU设计六、现代时序硬布线控制器状态机设计七、现代时序硬布线控制器设计一、MIPS指令译码器设计
2020-06-13 10:37:43
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原创 华中科技进大学计算机组成原理存储器设计实验1-7
华中科技进大学计算机组成原理存储器设计实验1-7这里写目录标题**华中科技进大学计算机组成原理存储器设计实验1-7**实验实验一 汉字字库存储芯片扩展实验实验二 MIPS寄存器文件设计实验三 MIPS RAM设计实验四 全相联cache设计实验五 直接相联cache设计实验六 4路组相连cache设计实验七 2路组相联cache设计实验实验一 汉字字库存储芯片扩展实验实验二 MIPS寄存器文件设计实验三 MIPS RAM设计实验四 全相联cache设计实验五 直接相联cache设计
2020-05-25 17:50:27
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原创 华中科技大学计算机组成原理实验平台Educoder，logisim
**华中科技大学计算机组成原理实验平台Educoder目录8位可控加减法器4位先行进位741824位快速加法器16位快速加法器32位快速加法器6位无符号阵列乘法器6位补码阵列乘法器五位无符号乘法流水线八位无符号乘法器八位补码Booth一位乘法器算术逻辑单元ALU**实验一8位可控加减法器实验二4位先行进位74182实验三4位快速加法器实验四16位快速加法器实验五32位快速加法器实验六6位无符号阵列乘法器实验七6位补码阵列乘法器实验八
2020-05-19 19:11:57
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空空如也
空空如也
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