常见FPGA编译错误
[Synth 8-7142] Expression condition using operand ‘Resetn’ does not match with the corresponding edges used in even control这里出现的原因TOP里面有两个子模块,Resetn信号都连接到这连个模块中,我们称这两个模块为A何B,其中A里面有个判定条件是if(!Resetn),而B里面是if(!Resetn==1’b0),就报错了(在用代码生成电路的时候)希望对你有帮助,有帮助就点个赞!
原创
2021-08-26 19:54:02 ·
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