Verilog基础
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橘子FPGA
个人信息就不介绍了吧 说一下FPGA与我的开始和后来吧 哈哈 D老师带我入了FPGA的门 我的朋友W先生对我FPGA初学时提供了极大帮助 后来遇到了咸鱼L师哥 可以说是在我学习道路上转折 从为人到学术对我影响颇深 在后来师从Y老师 听从L师哥的建议开通了CSDN 记录一下学习历程 也算是一种学习上的督促吧 哈哈 水平不高 但是希望能对大家有一些帮助吧 哈哈如果有什么不正确的地方希望大家批评指正 哈哈
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FPGA奇偶分频参数法
FPGA奇偶分频参数法 设计介绍 初次创作哈哈 先来一个 使用参数方法的奇偶分频设计吧 通过定义两个参数 来实现奇数分频和偶数分频两个时钟的输出 包含具体代码哈哈 如何产生奇数分频 方法有很多种 在这里介绍一种通过assign 语句将两个信号相或的产生方法吧 奇数分频关键在于如何在奇数过程中产生半个系统时钟,我们在这里就是用negedge吧,通过negedge clk 可以产生下降沿触发的nege_clk 信号,将nege_clk信号和pose_clk信号相或就产生了想要的多出来的半个周期的信号了,我们想原创 2020-12-25 15:46:32 · 417 阅读 · 0 评论 -
异步FIFO设计及仿真Verilog
异步FIFO设计Verilog 介绍 **Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》**这篇异步FIFO仿真分析写的真的厉害,使用了非常巧妙的方法解决的空满标志判断的问题还有跨时钟阈信号亚稳态的问题,我就写一下自己读了这个之后对异步FIFO的感悟吧。 两个设计要点 1:读写地址各增加一位得到地址指针使用格雷码判断数据空满状态 2:读写指针信号跨时钟阈处理 空满标志判断原理 空标原创 2021-06-25 13:43:13 · 1174 阅读 · 1 评论