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RSS订阅原创 Vivado2021.2打开Text Editor时，一直卡在 initializaing language server的解决办法
后面就可以顺利打开Text Editor了，再重新改成用Notepad++打开也是可以的，后面将语法检查重新改成Sigasi也是可以的。1、先改成vivado Text Editor。2、语法检查改成Vivado。
2024-01-24 17:19:21
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原创 Zynq-7000 -在QSPI模式下固化QSPI FLASH的方法
Zynq-7000推荐在JTAG模式下固化程序，在QSPI模式下固化程序会报错，提示固化失败；但有时候项目板卡已经装在机箱里了，这时候如果想重新固化程序就需要拆机箱拆板卡来切换模式，很不方便，所以就研究了一下在QSPI模式下直接固化程序的方法，分享如下：1、在VITIS里重新建一个Platform Project，选择VIVADO导出的XSA文件新建Platform Project，打开zynq_fsbl文件夹下的main.c文件在main.c文件里添加BootModeRegister = JTAG_
2022-02-19 11:04:16
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原创 No IP specified. Please specify IP with ‘objects’
Vivado版本切换时需要更新IP，更新IP时遇到No IP specified. Please specify IP with ‘objects’错误提示，经过查找是工程里有中文路径导致，改掉中文路径即可正常更新IP。
2022-02-02 10:21:29
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原创 XILINX时序报告重要参数的含义
本文讲解XILINX FPGA生成时许报告后各参数的含义，综合完后打开Report Timing Summary ，跟ISE不一样的是Vivado综合后的时序报告是可信的，但注意要将约束添加好，如果在综合时没有添加约束，可以在综合后添加，添加后可以直接查看时序报告，不用重新综合，打开时序报告界面如下：此处注意Check Timing里的叹号都要关注一下，重点关注有没有未约束的时钟和有没有LOO...
2020-04-23 17:29:56
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原创 基于K7-325T的DDR3读写仿真实验
1、 IP核设置注意事项⭐时钟选500MHz-即DQS频率为500MHz。⭐Phy to controller clock ratio选择4：1-此处4代表的是DQS时钟，1代表逻辑收发时钟，此处为4:1的关系，即逻辑收发时钟为500/4=125MHz。此设置也会影响数据端口的位宽，如下分别为4:1和2:1时的UI数据位宽和DDR数据位宽的关系，本实验DDR数据位宽为32位，由于时上下沿采样...
2019-11-27 09:22:42
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原创 光耦隔离前后电阻阻值选择注意事项
最近选了个光耦，因手册没看仔细，导致电阻选择不合适，现记录如下，以供日后参考。现象描述：本设计Vf是28V，Rf选择的2.2K，RL选择的220R，VCC=3.3V经测试光耦导通后，Vce为0.9V，达不到低电平的标准。分析如下：从手册可知导通压降Vf为1.2V，那么If就可以计算得出:If=(28-1.2)/2.2=12ma查看手册Ic和If的关系如下图：当If=12ma时，Ic...
2019-11-12 16:23:08
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原创 TYCO下载的ultra librarian连接器封装，运行.bat生成封装不完整的解决办法。
TYCO为连接器提供封装，解决了按照尺寸画封装的痛苦，是非常方便的，但从官网下载下来的ultra librarian格式的文件生成封装不完整，如下图所示，封装只生成了一半，并且位于PCB的右下角，生成的封装超出了边界，导致生成的封装不完整。解决办法是修改生成brd的src文件，打开.src文件，找到如下语句：FORM prmedit width 3963FORM prmedit heigh...
2019-10-17 09:44:42
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DDR_TEST.zip
2019-11-26
空空如也
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