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RSS订阅原创 AXI4接口信号和AXI4-Stream信号
本文介绍了AXI4接口的5个通道及其信号定义：1）读地址通道（AR）包含地址、ID、突发长度等信号；2）写地址通道（AW）包含类似写操作的控制信号；3）读数据通道（R）包含数据总线、响应信号等；4）写数据通道（W）包含数据总线、选通信号等；5）写响应通道（B）包含响应ID和状态信号。此外还介绍了AXI4-Stream接口的时钟、复位、数据有效标志等信号定义。全文详细说明了各接口信号的功能、来源和使用方法，为AXI4接口设计提供参考。
2025-09-13 18:44:08
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原创 SystemVerilog使用状态机设计uart模块
UART的全称是通用异步收发器;UART 只需要两条信号线:RXD 和 TXD，其中 RXD 是 UART 的接收端，TXD 是 UART 的发送端，接收与发送是全双工形式。对于FPGA来说，RXD 是input，TXD 是output。
2025-09-13 16:58:26
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原创 基于SystemVerilog的有限状态机(FSM)设计
本文介绍了有限状态机(FSM)的基本概念和设计方法。FSM是对时序逻辑事件的一种描述方式，包含状态、输入和输出三要素，分为Moore型和Mealy型。文章详细比较了三种状态机实现方式：一段式（不推荐，代码复杂难维护）、两段式（推荐，组合逻辑输出）和三段式（推荐，时序逻辑输出避免毛刺）。通过SystemVerilog代码示例展示了三种实现方式的差异，并分析其优缺点。最后指出三段式状态机在输出稳定性上的优势，更适用于实际工程设计。
2025-09-09 10:39:21
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空空如也
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