运算器设计（计算机组成实验）1

实验一 8位可控加减法电路设计

这个实验的本意是用一位全加器和逻辑门搭建电路。用全加器和异或门也可以完成。这里涉及两个“异或”的知识点：
1.位变量a和0异或，结果为a；和1异或，结果为~a（取反） 实验一我们也用过这个；
x-y可以理解成x+（-y），怎样得到-y呢？看看下图完美统一了加减法
2.溢出标志可以用最高位（符号位）进位和次高位进位异或得到。即这两个进位相同则不溢出，否则溢出。

实验二 CLA182四位先行进位电路设计

设计电路时尽量考虑使所有输出在较少延迟下完成。（下图两级门电路完成）

实验三 4位快速加法器设计

利用相关知识设计44位先行进位电路，并利用设计的44位先行进位电路构造44位快速加法器，能分析对应电路的时间延迟。