weixin_45272284的博客

原创 verilog中动态截取数据

2、以reg vect[7 : 0]为例，首先要摒弃他是普通的位宽截取概念，比如vect[4:2]表示vect寄存器的4~2位，而vect[base+ : width]表示：vect[base+width-1 : base]1、该语法睡是IEEE的Verilog标准文档5.2.1章节，用的很少。以上参考了ETAZ（中国科学院大学）的回答。verilog中动态截取数据公式。