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RSS订阅原创 GB/T 34590—2017 标准 Part 4:Product development at the systemlevel
ISO 26262 故障类型与安全机制的关联，以及一些失效措施
2025-06-03 14:04:18
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原创 spyglass常见问题笔记
在使用 Spyglass 进行设计验证时，Clk_Gen01a 规则用于识别那些驱动时序元件时钟引脚，但自身却没有时钟、未设置 create_clock 或 create_generated_clock 约束的端口 / 引脚。参考《Spyglass_ConstrainRules_Reference》如何解决：1、设置 create_clock 或 create_generated_clock 约束2、如果设置set_false_path需要注意。
2025-05-22 16:11:41
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原创 GB/T 34590—2017 标准 Part 3:Concept phase
GB/T34590 修改采用ISO 26262, 适用于道路车辆上由电子、 电气和软件组件组成的安全相关系统在安全生命周期内的所有活动。整理梳理GB/T34590 几个重要章节。
2025-05-19 19:46:25
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原创 《Synopsys 时序约束与优化用户指南Timing Constraints and OptimizationUser Guide》笔记——第二章：时钟
在 clock tree synthesis 之前， clock jitter 是由于 source clock 的 clock edge times 的变化， clock skew是从芯片的 clock pins 到芯片中不同时序点传播延迟而导致的。然而，它仍然计算两个时钟之间耦合电容器x4之间的串扰增量延迟，这是悲观的，因为两个时钟永远不会同时出现在网络上。STA工具也只有在单调性明确的时钟网络上做正确的时序分析，所以，对于所有在时钟网络上的门控时钟，用户都需要明确其单调性，以便STA进行正确的分析。
2025-03-04 16:48:38
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原创 《Synopsys 时序约束与优化用户指南Timing Constraints and OptimizationUser Guide》笔记——第一章：综合时序简介
如果数据在arrive a时在 PH2 的开口沿之前到达 L2，则从 L2 到 L3 的下一条路径的数据在时间 = 10 时发送，就像同步触发器操作一样，在这种情况下，没有从第二条路径借用时间。在这种情况下，第二条路径的数据在数据到达 L2 的时间启动。设置为false path的path，工具不会考虑它的时序约束，但是delay还是要计算的，因为这条false path上的组合逻辑可能应用于其他的path。：使用指定数据信号之间的建立和保持时间值，创建一个自定义的数据到数据检查，也称为非时序约束。
2025-02-21 15:04:38
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原创 《刘峰-STA与建模》笔记
8、输入驱动建模：1、set_drive -rise/fall 0.4 [all_inputs] 2、set_driving_cell -lib_cell buff2 [all_inputs] 3、set_input_transition 0.6 [all_inputs]时钟网络延迟和时钟源延迟有一个明显区别：时钟网络延迟在是时钟树生成前设置，时钟树生成后时钟网络延迟将通过set_propagated_clock被实际延迟替代，而时钟源延迟会一直存在，即使使用实际的时钟树信息。3、跨时钟域的路径。
2025-02-17 14:05:01
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空空如也
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