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RSS订阅原创 【异步FIFO】
本博客内容来源于“XXX”等。【什么是FIFO】FIFO是一种先进先出的数据缓存器，它与普通存储器的区别在于没有读写外部地址，使用简单，这也是其最大的优点，但其缺点就是只能顺序写入数据。对于FIFO来说，最重要的事情就是判断空与满！【什么是异步FIFO】FIFO分为同步FIFO和异步FIFO，其中同步FIFO的读写采用相同的时钟，而异步FIFO的读写时钟是互相独立的。
2024-07-14 20:32:15
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原创 【无毛刺时钟切换电路】
本博客内容来源于“XXX”等。数字IC前端学习笔记：时钟切换电路有些时候，我们需要在系统运行时切换系统时钟。此时最简单的实现方法就是使用一个MUX（数据选择器）来选择输出的时钟。elseendendmodule但该做法会导致毛刺的产生（如下图），这可能会导致寄存器的输出产生亚稳态。由于时钟对系统十分十分地重要，这种亚稳态可能会使整个系统宕机。因此，需要考虑如何在切换时钟时不导致毛刺的出现这一问题。
2024-07-14 16:45:59
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原创 【门控时钟：clocking gating / CG】
本博客内容来源于“XXX”等。门控时钟，即clocking gating / CG，是一种RTL级别的低功耗优化技术。具体来说，就是使用逻辑门电路控制时钟的开启和关闭。当芯片上某一模块的功能不需要工作时，例如芯片上的USB模块或SPI接口模块没有使用时，可以使用门控信号停止这些模块的时钟，从而有效降低时钟树上的功耗和信号翻转率。
2024-07-14 16:04:45
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原创 【逻辑综合 & STA & 时序约束】
本博客内容来源于XXX等。逻辑综合是由前端设计人员完成的，将用HDL描述的RTL电路转换成优化后的、基于特定工艺的门级网表电路的过程。其中，优化二字具体指的是对组合逻辑和时序逻辑的功耗、速度(性能)、面积(PPA)进行优化，以求让三者都尽可能地小。目前项目中常用的综合工具为Synoosys公司的 Design Compiler（简称DC）。注意在得到网表之后，还需要将其与原RTL代码进行LEC检查（logic equivalence check），以确保二者的一致性。
2024-07-12 14:02:01
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原创 【三/二/一段式状态机 & Moore/Mealy状态机 & 状态转移图 & 序列检测/生成】
本博客内容主要来源于XXX等。状态机：State Machine，是一种数学模型，由一组状态、转移条件和动作组成。状态机可用于描述系统或程序在不同状态之间转换的行为。通常情况下，我们使用的都是有限状态机FSM（Finite State Machine）。
2024-07-12 13:23:55
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空空如也
matlab命令行窗口中的结果传输给qt编写的界面
2021-06-04
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