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RSS订阅原创 WPS 添加公式居中并靠右自动编号
本文介绍了在WPS中实现公式居中、编号右对齐的排版方法。首先在公式后手动添加括号并插入自动编号，然后根据页面边距计算居中点和最右点的位置（示例中分别为8cm和16cm）。接着新建公式样式并设置两个制表位：一个居中无前导符，一个右对齐带前导符。最后全选公式应用样式，通过Tab键将公式和编号分别定位到指定位置。这种方法解决了WPS没有样式分隔符的问题，实现了专业排版效果。
2026-01-28 16:02:54
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原创 vivado 基于FIR_Compiler （7.2）IP的滤波器设计
本文介绍了基于Zynq平台PL端ADC信号滤波的开发经验。主要内容包括：使用MATLAB生成滤波器系数；配置DDS Compiler IP核生成测试信号；配置FIR Compiler IP核实现滤波功能；通过仿真验证了滤波器能有效滤除高频信号，保留低频信号。文中提供了完整的Verilog代码实现和仿真测试结果演示。
2025-12-18 10:41:01
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原创 vivado PL与PS的数据交互之AXI4_LITE 协议
本文详细介绍了基于Zynq平台的PL与PS的数据交互的AXI4-Lite协议开发过程，包括协议概述、IP核生成与应用、仿真测试、上板测试等关键内容。通过测试验证IP功能的方法，为Zynq平台PS与PL的数据交互开发提供了完整的技术方案。文章配套的代码示例和参数化设计方法，可直接应用于实际工程项目开发。
2025-12-12 17:57:56
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原创 vivado PL端串口通信协议及AXI_Uartlite （2.0）IP驱动开发
本文介绍了基于Zynq平台PL端的串口通信开发过程。阐述了AXI_Uartlite IP核的配置方法，分析了AXI_lite协议读写时序流程。随后重点讲解了AXI_Uartlite IP的寄存器配置（包括RX/TX FIFO、状态/控制寄存器）和中断机制特点。文中提供了完整的驱动层及应用层Verilog代码实现，包括AXI总线读写状态机和中断处理逻辑，并通过仿真和上板测试验证了功能正确性，实现了PL端串口的通信功能。
2025-12-10 09:43:04
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原创 zynq7000 PS端flash芯片读写（程序固化）
本文记录了基于Zynq平台裸机开发中验证Flash芯片读写功能及程序固化的完整过程。作者针对自研板卡上IS25LP256D Flash芯片，详细阐述了QSPI初始化、读写擦操作流程，并通过串口打印验证数据一致性。调试过程中解决了读取ID异常、数据异常、程序固化失败等问题。并附完整工程代码（包含QSPI驱动和测试函数）。最终实验成功实现Flash读写验证，为开发者提供了宝贵的调试经验。。
2025-12-04 14:12:36
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原创 zynq7000 PS端串口中断开发
文章记录了作者在基于zynq平台ps串口中断的开发过程中，为验证新制板卡上的PS端串口功能，遇到的软硬件问题，并在文章中详细说明了串口工作流程、调试中的问题记录，以及完整的工程代码。
2025-12-02 14:35:13
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原创 vivado工程的时钟约束方法以及除法运算引起的时序违例代码修改
本文记录了基于Zynq平台PL端开发时遇到的时钟约束与除法时序违例问题及解决方法。首先发现PS端100MHz主时钟已自动约束，通过Vivado Timing Constraints界面正确配置了从时钟的约束关系。随后针对代码中直接使用除法运算符导致的时序违例问题，改用组合逻辑实现了二进制除法器模块，通过移位和减法运算替代标准除法，最终消除了时序违例。文中详细展示了时钟约束配置过程和除法器实现的关键代码，为类似开发问题提供了实践参考。
2025-11-11 16:41:34
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空空如也
vivado布局布线失败
2025-11-03
vivado无法创建IP
2025-10-09
N32G4FRxE烧录失败
2025-09-19
拆成三个16bit无法控制，必须得自己写48bit的SPI协议驱动吗，有没有别的办法
2025-09-10
ZYNQ7000器件库支持的芯片型号
2025-08-28
vivado安装包没有soc系列器件库，如何解决？
2025-08-27
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