Loongarch
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Loongarch个人赛学习
weixin_46191137
这个作者很懒,什么都没留下…
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Loongarch 个人赛指令集(三级评测)
【代码】Loongarch 个人赛指令集(三级评测)原创 2023-11-02 20:36:39 · 326 阅读 · 1 评论 -
LoongArch CPU设计实验_实践任务5:5条指令单周期CPU
请参照第2.3.1节中介绍的方式获取本次实践任务所需的实验开发环境。具体的实验环境位于 mini_env/ 目录下,其组织结构和使用方式已在本章4.1节介绍过,此处不再重复。阅读并理解实验环境中提供的代码,补充代码中缺失的部分,使设计可以通过仿真和上板验证。[1] CPU设计实战(汪文祥)第四章。[4] 龙芯架构32位精简版参考手册。原创 2023-10-27 18:07:47 · 3215 阅读 · 23 评论 -
LoongArch CPU设计实验_实践任务6:20条指令单周期CPU
本实践任务要求: 1. 结合本章中讲述的设计方案,阅读并理解mycpu_env/myCPU/目录下提供的代码。我们提供的代码中加入了//TODO//处bug,请大家通过仿真波形的调试修复这些bug,使设计可以通过仿真和上板验证。请参照第2.3.1节中介绍的方式获取本次实践任务所需的实验开发环境。具体的实验环境位于 mycpu_env/ 目录下,其组织结构和使用方式已在本章4.2节介绍过,此处不再重复。由于Loongarch交叉编译工具未能成功配置,本实验使用的是exp压缩包。逻辑右移在左端补k个0。原创 2023-10-29 15:34:55 · 3562 阅读 · 10 评论 -
LoongArch CPU设计实验_实践任务7:不考虑相关冲突处理的简单流水线CPU
五级流水线为取指(IF)、译码(ID)、执行(EXE)、访存(MEM)、写回(WB)。在这5个阶段之间设置触发器作为流水线缓存,我们将IF和ID阶段间的触发器记作。关于PC、target、inst的时序关系如下图所示(MIPS的图)。流水线缓存中包括了控制信号和数据内容,即后向传递信号线中的所有内容。,因为Loongarch中的跳转目的地址的计算使用的是跳转指令自身的。在ID阶段计算是否跳转和跳转的目标地址,并将数据前递到IF阶段。在复位信号有效的时候将PC的值复位为。,在MEM阶段获取读取的数据。原创 2023-11-01 17:06:01 · 2126 阅读 · 17 评论 -
LoongArch CPU设计实验_实践任务8:阻塞技术解决相关引发的冲突
请参照第2.3.1节中介绍的方式获取本次实践任务所需的实验开发环境。具体的实验环境仍位于 mycpu_env/ 目录下,且仍使用soc_bram/子目录。由于未能成功配置Loongarch交叉编译工具,本实验使用的是exp压缩包(压缩包下载链接见文尾参考资料)。指令,在这两条指令因为等待源寄存器更新而阻塞在DS时,需要将。信号也阻塞(赋值为0),因为此时跳转指令相关计算未完成。信号让FS和DS都阻塞一个时钟周期,并在此周期内更新。DS为jmp指令,ES为Load指令。指令后的那一条指令的目的。原创 2023-11-02 20:38:16 · 736 阅读 · 1 评论 -
LoongArch CPU设计实验_实践任务9:前递技术解决相关引发的冲突
请参照第2.3.1节中介绍的方式获取本次实践任务所需的实验开发环境。具体的实验环境仍位于 mycpu_env/ 目录下,且仍使用soc_bram/子目录。由于未能成功配置Loongarch交叉编译工具,本实验使用的是exp压缩包(压缩包下载链接见文尾参考资料)。从ES、MS、WS的结果输出处前递至DS的寄存器堆读结果生成处。可以看到调整了阻塞信号的前递相比于阻塞运行时间减少了50%以上。选择前递值具有优先级,按ES、MS、WS的顺序选择前递数据。[1] CPU设计实战(汪文祥)第四章。原创 2023-11-03 19:24:00 · 584 阅读 · 0 评论 -
vivado时序分析实例(转载)
链接:转载 2023-12-23 21:44:09 · 59 阅读 · 0 评论 -
Vivado IP核fifo使用指南(转载)
A、选择标准fifo或者frist word full模式,标准模式是数据延时一个时钟周期进入或者输出;是FPGA中使用最为频繁的IP核之一,可以通过软件自动生成,也可以自主编写。选择信号可编程满、空阈值、可以自主设置漫、空标志位的阈值,保证fifio运行的可靠性,尽量多留些阈值。5、读写计数,可以不勾选,只通过满空标志位来做读判断,计数的标志位存在周期短,判断存在不确定性。D、设置输出数据位宽、读fifo深度会自动生成。6、可以看到fifo占用的资源。1、打开ip核,搜索fifo。4、设置满、空标志位。转载 2023-12-23 21:50:59 · 401 阅读 · 0 评论 -
FIFO IP核使用
FIFO 的英文全称是 First In First Out, 即先进先出。与 FPGA 内部的 RAM 和 ROM 的区别是没有外部读写地址线, 采取顺序写入数据, 顺序读出数据的方式,使用起来简单方便,缺点就是不能像 RAM 和 ROM 那样可以由地址线决定读取或写入某个指定的地址。根据 FIFO 工作的时钟域,可以将 FIFO 分为同步 FIFO 和异步 FIFO:同步 FIFO 是指读时钟和写时钟为同一个时钟,在时钟沿来临时同时发生读写操作。原创 2023-12-30 14:37:26 · 911 阅读 · 0 评论 -
[Simulator 45-1] A fatal run-time error was detected. Simulation cannot continue.
此错误一般表示代码中出现了死循环模拟组合环的计算,达到次数上限之后自动停止仿真了。应当检查代码中是否存在死循环。原创 2023-12-28 10:30:10 · 1209 阅读 · 2 评论