verilog
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Jeffrey_oWang
在校大学生,软件工程专业,自学Java,略懂Verilog
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我的西皮优学习笔记(七)->verilog实战二
Verilog实战二1、模块化设计1)module 和 port#1、module模块module ,是Verilog 的基本描述单位,module后的内容描述某个设计的功能和结构,及其与其他模块通信的外部端口。module 后接用户定义的模块名,括号内为模块中使用的端口列表,模块以module 开始以endmodule 结束。一个工程中通常包含多个设计模块,模块间通过“例化(Instantition)” 实现接口的数据交互。多模块使得设计具备一定的层级结构。处于最上层的模块称为“顶层模块(to原创 2021-03-16 20:52:54 · 1508 阅读 · 0 评论 -
我的西皮优学习笔记(六)->verilog实战一
Verilog实战1、组合逻辑和时序逻辑1)组合逻辑和时序逻辑的比对组合逻辑的输出状态和输入直接相关,时序逻辑必须在时钟上升沿触发后输出新值组合逻辑容易出现竞争、冒险现象,时序逻辑一般不会出现竞争、冒险现象(毛刺)组合逻辑的时序较难保证,时序逻辑更容易达到时序收敛,时序逻辑更可控组合逻辑只适合简单的电路,时序逻辑能胜任大规模的逻辑电路2)组合逻辑实现方式一:always@(电平敏感列表)在always 模块种可以使用if、case等语句一般建议使用阻塞赋值语句**“=”**al原创 2021-03-16 20:51:52 · 1716 阅读 · 2 评论