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原创 fpga学习笔记p7:uart_rx接收模块(小梅哥视频)
最近看小梅哥的视频学习verilog,在写到uart_rx时候看视频有些绕蒙了,回头细细思考其实条理还是很容易理清楚的。把这个模块的笔记单独拿出来记录一下。在设计与仿真期间,共犯了以下几种错误,导致一些错误。1.没有as top,导致全是z和x2.在编写data时,ctrl+c/v的时候忘记改相应的位数,导致一直在data[0],3.小梅哥的@(posedge txdone),一直传不进去第二个数据,在发送模块的时候这句语法遇到同样的问题。
2023-05-28 16:44:03 848
原创 ise14.7和modelsim安装教程——并解决win10下兼容问题
在安装modelsim和ise中遇到了一些问题。软件上如64位win10的兼容性问题,还有一些是社区内的安装教程不太详细。。。。
2023-02-06 17:16:43 4062 1
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