SVA(SystemVerilog Assertions )应用实例:如何断言只出现一次(有且只有一个)?
1.组合关系的序列和时序关系的序列
简单的布尔逻辑组成的就是组合关系的序列,如一根信号line_en,或者一个布尔表达式line_en && calc_en;
而描述好几个始终周期才能完成的事件的序列就是具有时序关系的序列,即带有延时的序列,如a ##2 b;
2.蕴含
上述两种序列(即所有序列)若是直接写进property,像下面这样:
property p1;
@posedge(clk)
a ##2 b;
endproperty
则在每个时钟边缘都会去检查这个序列,对于上述
原创
2020-06-06 19:08:52 ·
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