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RSS订阅原创 FPGA--verilog 实现参数化乒乓操作（封装RAM形式）
主要区别：可以直接修改DATA_W、DATA_D调整数据宽度、数据深度。即可轻松使用PINGPONG操作，下面为更改代码。由于本人比较懒，想搞一个一键可用的pingpong模块，所以对上面链接代码魔改，原理可参考上面链接。试了一下还是很灵活的。
2024-09-10 14:03:17
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原创 ZYNQ——跨时钟域双DMA传输PS侧DDR数据
我计划在200MHz的系统时钟频率下，每个周期传输288位的数据。然而，由于AXI协议的限制，每个传输周期只能处理128位的数据，这意味着我需要使用两个DMA接收器+双FIFO来完成这项任务。在尝试解决这个问题的过程中，我发现网络上并没有太多相关的教程，所以我决定分享我的经验和方法，希望对其他人也能有所帮助。出现的问题：最初采用的Data Width=128bit对应AXI的最大传输，但是这样最多一周期只能传输128bit。带宽= 2*5888*8/1280=36.8*2=73.6Gbps。
2024-09-05 19:38:31
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原创 基于Vitis-AI 3.0的DPU平台搭建的基本流程、环境搭建步骤以及工程建立方法，演示并搭建平台
本说明文档将阐述基于Vitis-AI 3.0的DPU平台搭建的基本流程、环境搭建步骤以及工程建立方法，演示并搭建平台，为后续的开发提供参考。
2024-05-28 20:12:35
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原创 激光雷达点云通道线归一化调试记录
还可以采用将这些点进行归一化(SampleNormalization)处理，将这些值集中在均值以上特定区间（利用数据集每个特征的最大值，最小值，将特征的值缩放到[0,1]区间）也可以将数据映射到特定区间（加均值）。2、在增大阈值后发现角落处还是存在线束分开的情况，设置dif_dis为12cm，将小于12cm的点同样归一化处理，就相当于把那根线拉回来。该问题的关键点在于原本，将所有的值均取了均值，但实际上有一些前后相差较大的距离数据，比如在拖点等地方（1，10，5，10）。1、昨晚采用多次迭代的方法。
2024-05-28 18:11:32
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空空如也
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