weixin_47881377的博客

原创 185.jtag远程写入AXI数据虚拟jtag读写寄存器

【代码】188.jtag远程写入AXI数据虚拟jtag读写寄存器。

原创 184.excel如何加边框

原创 183.win11 电脑卡死关机快捷键

shift+alt+del

原创 182.vivado导入离线ila命令

【代码】181.vivado导入离线ila命令。

原创 181.vivado封装的IP核复位识别错误如何修改

原创 180.ccsds(255,223)编码介绍

原创 179.射频巴伦是啥？

原创 178.win11无法复制粘贴文件

原创 177.modelsim自动仿真vivado带ip方法

do do_complite_top.do

原创 176.vivado 防止信号被优化

【代码】175.vivado 防止信号被优化。

原创 175.[Opt 31-65] LUT input is undriven either due to a missing connection from a design error, or a c

【代码】129.[Opt 31-65] LUT input is undriven either due to a missing connection from a design error, or a c。

原创 174.vivado查看资源使用情况

1.打开综合后的界面。

原创 173.vitis工程复制到新目录下如何切换工作区

原创 172.vivado封装edf文件

【代码】172.vivado封装edf文件。

原创 171.block design中如何修改vio的信号名

原创 170.ddr采用AXI4突发写入读取时一次最大为4K字节，这样效率最高

ddr采用AXI4突发写入读取时一次最大为4K字节，这样效率最高。

原创 169.bd中自定义ip如何跳转到源码

F7直接跳转。

原创 168.bd如何修改工程中的频率

原创 167.fifo数据8bit进16bit出他会如何拼接，比如eb,90进去，出来是90eb，还是eb90

/FDMA的wdata与fifo的读请求都用组合逻辑给，不然会出现第一个数据写两次，最后一个数据读不出的问题。//组合逻辑赋值，时序会导致前面多写入一组0。

原创 166.调试一个bug，当PL和PS协调工作时，出现PS端未完全启动之前，PL端逻辑不工作的情况

思考：以上两种测试方法的区别在，PS未正常启动之前，PL端的逻辑是否一直处于复位状态，因此验证猜测，将复位时间延长看PL程序能否正常启动。（发现可以正常启动）问题描述：当PS端程序运行后，PS端给PL一个复位信号，然后PL端将其进行同步1024个时钟周期进行复位，发现无法正常复位PL逻辑，当加入ILA探针复位时(只有将vio的初始值设置成1复位状态，等PS程序运行后再手动复位一次PL逻辑才能正常启动，当vio的初始值是0（未复位。复位时情况，PS正常启动后，PL再次手动复位，程序正常启动。

原创 165.PS端一般预留ddr一部分起始空间作为PS端运行程序使用

0010——0000：应该是软件端自动预留了至少1MB的地址空间供PS运行程序使用。一般使用时预留大一点。

原创 164.PS端DDR有一段起始地址无法访问一般为10MB

原创 163.从基地址32’h0008_0000开始遍历256MB的地址空间，结束地址是多少

256*1024*1024（byte）

原创 162.casez中？和z都表示不关心的位

原创 161.vivado.bin文件格式解析

原创 160.如何查看.bin文件的字节大小

原创 159.vivado生成bit同时产生的bin文件是大端模式即data[7:0]，而通过bit文件单独产生bin文件会将数据进行大小端转换，变为fpga可加载的程序(FPGA校验不太严格，两种都能工作

字节序为大端[7:0]字节序为小端[0:7]

原创 158.vitis添加自己编写的库后如何添加路径

原创 157.一种ILA的顶层实例化方法

【代码】157.一种ILA的顶层实例化方法。

原创 156.select map数据顺序与同步字

【代码】156.select map数据顺序与同步字。

原创 155.[Synth 8-295] found timing loop. vivado添加ila产生timing loop

【代码】155.[Synth 8-295] found timing loop. vivado添加ila产生timing loop。

原创 154.vitis复制旧的工程在新目录下要重新设置路径不然无法编译

原创 153.在系统时钟为100MHz时PL端产生中断给PS，建议8个CYCLE左右 80ns

原创 152.当数据写入速度远大于读取时速度时控制信息的处理方法

【代码】152.当数据写入速度远大于读取时速度时控制信息的处理方法。

原创 151.PS通过中断通知PL的方法

你只需要在 Vivado 中勾选一下，然后在软件中像控制普通 GPIO 一样控制它即可。对于最常见的“PS 通知 PL”的场景，

原创 150.ddr写入数据时数据帧边界对齐问题

方案原理优点缺点适用场景方案一（推荐）分两次突发写入，用描述符管理存储效率100%，通用性强控制逻辑复杂，需要描述符对带宽和存储空间敏感的大流量应用方案二填充数据至对齐边界控制逻辑最简单浪费带宽和存储空间小数据量，或对开发速度要求高、资源充裕的场景方案三利用控制器的特殊功能存储效率100%，控制相对简单依赖硬件支持，有风险明确知道控制器支持且对逻辑简化有要求的场景// 伪代码示例// 0-263的计数器// 正常数据// 填充阶段// 填充0。

原创 149.zynq中断寄存器偏移地址的计算方法

上面（61/16）*4表示啥意思。

原创 148.PCIE参考时钟无法绑定

注意：pcie的参考时钟直接过IBUFDS不行，必须过IBUFDSGTE才可以绑定。

原创 147.Vivado中 ILA直接将数据拼接为一个大assign时要比直接在ila中例化节约LUT资源

1.通过大的寄存器assign例化。2.直接在ila中例化。

原创 146.GT管脚不可以内部将tx与rx短接

GT管脚是硬件物理连接的，不能内部直接短接，需要配置为内部PCS/PMA回环从而实现回环功能。