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RSS订阅原创 FPGA开发（基于Vivado）信号收发器
send_en,din,Baud_set,clk,rst_n,dout,Tx_done,uart_state//信号发射器input clk;reg dout;reg sclk;always@(*)begin//速度选择器if(!
2023-11-16 16:17:05
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原创 FPGA开发（基于Quartus II）万年历，简单代码
小时记够23小时且分钟记够59分且秒记够59秒且计数器记够1秒，天加1；当1.3.5.7.8.10.12月时天记够31天且小时记够23小时且分钟记够59分且秒记够59秒且计数器记够1秒，月加1；当4.6.9.11月时天记够30天且小时记够23小时且分钟记够59分且秒记够59秒且计数器记够1秒，月加1；当2月时平年天记够28天且小时记够23小时且分钟记够59分且秒记够59秒且计数器记够1秒，月加1；当月记够12月且天记够31天且小时记够23小时且分钟记够59分且秒记够59秒且计数器记够1秒，年加1。
2023-11-15 14:47:53
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空空如也
空空如也
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