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RSS订阅原创 基于FPGA实现FIR低通滤波。介绍FIR IP核的使用以及用MATLAB的fdatool命令设计FIR滤波器并产生coe文件。
本文设计使用DDS IP核产生1khz的基带信号(base_sig)和5Mhz的载波信号(carrier_sig)，base_sig和carrier_sig相乘得到DSB调制信号(DSB_sig)。下面是我添加进去观察的信号，供大家参考 ：base_sig(基带信号)，carrier_sig（载波信号），sig(DSB调制信号)，demodulation(DSB乘上了相干载波)，filter_out(demodulation经过低通滤波器后解调出来的基带信号)没标红的地方，保持默认即可。
2024-11-03 10:49:54
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原创 基于FPGA的过零检测算法测量两路信号相位差（verilog语言）
上述代码中，wire [15:0] phase_out代表的是sig1_zero和sig2_zero两个过零信号的时间差Td。wire[15:0] period_out代表的是sig1_zero和下一次sig1_zero拉高时的时间差，即sig1信号的周期T。，当正弦信号sig1前一个时刻的值小于0，后一个时刻的值大于0时，判断为信号上升沿，此时将过零检测信号sig1_zero拉高一个时钟周期。都是自己一步一步悟出来的。其中，deg为两信号的相位差（°），T为周期，Td为两个信号的过零检测信号的时间差。
2024-10-25 19:56:54
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原创 基于FPGA的多通道频率测量 （含简易频率计设计、DDS信号发生器设计）vivado2018.3上通过仿真测试
测频法的原理是在实际阀门高电平t内测量被测信号的周期数N±1，从而可以得到被测信号周期T=t/（N±1），故被测信号频率F=（N±1）/t。已知FPGA系统时钟为Fsys=50Mhz，设标准时钟信号(clk_stand)为Fs=100Mhz，即周期Ts=1/Fs，设待测时钟信号(clk_test)频率为Ft，周期为Tt。故Tt=Y/X×Ts。测周法是直接在被测信号(clk_test)的一个周期T内测量系统时钟(sys_clk)的周期数M±1，故被测信号频率F=Fclk/(M±1)=50Mhz/(M±1)。
2024-08-11 02:34:48
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空空如也
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