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DDR3 AXI4 IP核读写仿真实验（2）
比如我自己的一个项目就是数据采集相关，ADC是16位，转换出的数据存入DDR3之前先写进fifo，再读出128位的数据匹配ip 核的读写数据端口。先讲一下大概的工程架构：产生16位的自加数写进写FIFO中，当FIFO中的数达到一次突发长度后将其全部读出写进DDR3中，再检测到DDR3中数达到1024之后全部读出写入到读FIFO中，最后在顶层的读使能信号作用下将读FIFO的数全部读出，查看写入的自加数与读出的数是否符一直，符合则实验成功。clk_adc是产生自加数的时钟，也是写fifo的写时钟。
