知识总结
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guo-1228
这个作者很懒,什么都没留下…
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quartus中与modelsim进行联合仿真出现错误error:(vopt-13130)failed to find design unit****
在使用modelsim进行仿真中经常出现一些未知的错误,有些错误可能只是一些简单的一个空格,一个字符就会让人摸不到头脑。就拿我自己举例子,经常会遇到如标题类似的错误如下图1出现错误的原因百分之八十是名称的错误,就拿我这个例子来说,显示找不到这个模块,我当时还很困惑,首先就根据出现这个名字的几个地方去找1.找编写的测试代码,文件刚开始的名称是否出错,如下图2所示可以看出这个地方与仿真出错的地方名称不一致,我要编写的名称为tb_uart_sdram但是modelsim中提示的错误时找不到tb_uart_原创 2021-04-24 20:14:13 · 7431 阅读 · 2 评论 -
FPGA与ASIC及SOC的区别?ARM是什么
1、ASICASIC即专用集成电路,是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。 目前用CPLD(复杂可编程逻辑器件)和 FPGA(现场可编程逻辑门阵列)来进行ASIC设计是最为流行的方式之一,它们的共性是都具有用户现场可编程特性,都支持边界扫描技术,但两者在集成度、速度以及编程方式上具有各自的特点.目前,在集成电路界ASIC被认为是一种为专门目的而设计的集成电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求,ASIC在批量生产时与通原创 2021-03-24 16:11:55 · 7082 阅读 · 0 评论 -
verilog中的位拼接移位实现串行数据转并行数据
假如reg是一个串行不断输入的1bit数据,当其传输8位后停止传输,假设其8次输入的数据为1111 1111,而rx_data本来的数据为8位的0000 0000always@(posedge sys_clk or negedge sys_rst_n) if(sys_rst_n == 1'b0) rx_data <= 8'b0; else if (条件) rx_data <= { reg, rx_data[7:1] };首先,满足条件下,reg的第一个数据为1,则{ 1,00原创 2021-03-22 08:30:52 · 3403 阅读 · 0 评论