2023.10.26学习笔记

1.、Verilog中assign的使用

assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。

assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点：

（1）持续赋值；

（2）连线；

（3）对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用assign直接连接，就用wire型变量。wire型变量的值随时变化。其实以上三点是相通的。

要更好的把握assign的使用，Verilog中有几个要点需要深入理解和掌握：

（1）在Verilog module中的所有过程块（如initial块和always块）、连续赋值语句（如assign语句）和实例引用都是并行的。在同一module中这三者出现的先后顺序没有关系。

（2）只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于module的功能定义部分。

（3）连续赋值assign语句独立于过程块，所以不能在always过程块中使用assign语句。

2、DVT的使用：如何从设计代码查看代码结构

链接如下：DVT保姆级入门教程（二）

3、APB_TIMER源码阅读

感悟：module设计代码部分关注端口输入输出最重要，module：testbench测试平台部分，需要的是连接输入输出端口，然后进行激励就是提供输入值，得到输出值，然后看是否最终结果有无错误，从而判断验证的结果正确与否。