- 博客(3)
- 资源 (11)
- 收藏
- 关注
RSS订阅原创 基于VerilogHDL的数字跑表详细(西科大)
文章目录一、题目解析 二、代码模块化分析 1.分频模块（divider_module） 2.计数器模块（实现毫秒，秒，分钟的计数实现） 3.动态数码管显示模块（数码管段选和位选） 三、总结一、题目解析题目要求使用VerilogHDL设计一个数字跑表，需要具有CLR，PAUSE以及六位数码管的计时跑表，并编写测试代码实现其仿真验证。题目任务分析: 输入端口： 1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。 2）暂停信...
2022-04-15 00:33:34
3297
9
原创 ISE14.7中出现ERROR：Simulator:861- failed to link the design的报错解决
傲娇的ISE系统总是很针对使用win 10系统的用户，初次遇到这个问题分享一下解决方法！解决方法如下：在安装目录之下找到：\文件包\14.7\ISE_DS\ISE\gnu\MinGW\5.0.0\nt\libexec\gcc\mingw32\3.4.2\collect2.exe,并将collect.2exe删掉，再进入软件重新运行仿真器即可得到解决！...
2022-03-26 23:48:41
3261
1
西科大FPGA实验2十进制计数器
包括top_module,debounce_module,cnt10_module,led_out_module，代码完善，直接可用。。。其余代码持续更新中
2022-04-08
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人