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Verilog HDL
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[Verilog硬件描述语言]程序设计语句
在时钟沿发的always进程里,老先执行b=C,再执行a=d,那么本质上,在一个时钟沿钟发里面,a=c成立,即是说,不要b变量,直接在进程里赋值a=C,结果是一样的。语句中,如果比较的双方(控制表达式与值项)有一边的某一位的值是z,那么这一位的比较就不予考虑,即认为这一位的比较结果永远是真,因此只需关注其它位的比较结果。语句中,则把这种处理方式进一步扩展到对x的处理,即如果比较的双方(控制表达式与值项)有一边的某一位的值是z或x,那么这一位的比较就不予考虑。两条语句是同时执行的,而阻塞赋值b=a;原创 2023-02-16 18:49:38 · 1227 阅读 · 1 评论 -
[Verilog硬件描述语言]语言要素、数据类型、运算符及其表达式
verilog基本语法原创 2022-10-12 11:14:33 · 1343 阅读 · 0 评论