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第一章 数字逻辑基础

1、十进制、二进制、八进制、十六进制、BCD码相互转换

概念

BCD码：
用二进制代码来表示十进制数的编码方式，用4位二进制数表示十进制的0~9，可从16种组合在选择10种表示，不同选择方案形成不同BCD码.
多位十进制数：将该十进制数的每一位数用BCD码表示，然后组合起来

余3码：8421BCD码加3后得到.

1. eg：将十进制数83转化为8421BCD码、余3码
   $(83{)}_D=(1000,0011{)}_{8421BCD码}$
   $(83{)}_D=(1011,0110{)}_{余3码}$

相互转换

1. 将任意数制 $\Rightarrow$十进制：按权展开法
2. 十进制整数 $\Rightarrow$二进制：除2取余法
   十进制小数 $\Rightarrow$二进制：乘2取整法
3. 二进制 $\Rightarrow$十六进制：分组对应法
   每4位分为一组，每组分别转换为1位十六进制数
   十六进制 $\Rightarrow$二进制：按位高低依次将每1位十六进制数变成4位二进制数
4. 十进制数 $\Rightarrow$ 8421BCD：将该十进制数的每一位数用BCD码表示，然后组合起来
5. 8421BCD码 $\Rightarrow$余3码：8421BCD码每四位加3后得到.

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2、含权码（8421、5421）、不含权码、格雷码、循环码、余三码的特点

二-十进制码(BCD码)
是用二进制代码来表示人们习惯的十进制数码的编码方法。

1. 8421BCD码：恒权码
   每一位权值是固定的，为是使用最广泛的一种BCD码。
2. 余3码：无权码
   是在8421BCD码加3后得到的，是一种常用的BCD码。
3. 格雷(Gray)码：无权码\循环码
   按照“相邻性”编码的，即相邻两码之间只有一位数码不同。和最大数$(2^n-1)$之间也只有一位数码不同，因此它是一种循环码。

3、原码、反码、补码的转换及补码算术运算

概念

补码分为两种：基数的补码、降基数的补码(反码 )

补码：$[N{]}_{补}=2^n-N$
n是N的位数
eg:
$[1010{]}_{补}=2^4-1010=10000-1010=0110$

反码：$[N{]}_{反}=（2^n-2^{-m}）-N$
n是N整数的位数，m是N小数的位数
eg:
$[1010.101{]}_{补}=（2^4-2^3）-1010=1111.111-1010.101=0101.010$

转换及算术运算

$正数$
原码=反码=补码

$负数$
反码：最高位为“1”，其余位为原码逐位取反
补码：反码在最低有效位+1

补码运算

$[X_1+X_2{]}_{补}=[X_1{]}_{补}+[X_2{]}_{补}$

运算步骤：$原码\Rightarrow 补码\Rightarrow 运算\Rightarrow 原码$

• 先分别对两个数求补码，再进行补码运算
• 判断运算结果
  • 结果是正数，则正数的原码是补码本身
  • 结果是负数，则负数的原码是补码取反+1

eg：X=57，Y=39，计算X-Y
$[X_1-X_2{]}_{补}=[X_1{]}_{补}+[-X_2{]}_{补}$
$[X_1{]}_{补}=57$
原码：0011 1001
补码：0011 1001
$[-X_2{]}_{补}=-39$
原码：1010 0111
反码：1101 1000
补码：1101 1001
$[X_1-X_2{]}_{补}=[X_1{]}_{补}+[-X_2{]}_{补}=0011,1001+1101,1001=0001,0010$

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4、与、或、非、同或、异或的逻辑含义、逻辑符号及构成复合逻辑

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5、逻辑函数、真值表、波形图、逻辑图、卡诺图的相互转换

逻辑函数

可用真值表、波形图、逻辑图、卡诺图表示

相互转换

1. $真值表\Rightarrow 逻辑函数表达式$
   找出真值表中输出为1的变量组合，变量组合中变量值为1的为原变量，变量值为0为反变量，把组合中的变量相与。列：$111\to ABC，101\to A\overline{B}C$
   每一个为1的变量组合相或：$F=ABC+A\overline{B}C$
2. 逻辑函数表达式：$与或表达式\Rightarrow 最小项表达式$

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6、逻辑函数的最小项表示

最小项：在一个有n个变量的逻辑函数中，包含全部n个变量的乘积项，其中每个变量只能以原变量或反变量形式出现一次。

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7、逻辑代数常用公式和三个规则的熟练使用

常用公式

1. 反演律
   $\overline{AB}=\overline{A}+\overline{B}$ ， $\overline{A+B}=\overline{A}.\overline{B}$
   变形
   $AB=\overline{\overline{A}+\overline{B}}$， $A+B=\overline{\overline{A}.\overline{B}}$
2. 互补律
   $A\overline{A}=0$ ， $A+\overline{A}=1$
3. 重叠律
   $AA=A$ ， $A+A=A$
4. 异或
   

与或表达式 转换为 与非-与非表达式
利用还原律对 与或表达式 $F=AB+\overline{A}C$两次取反，再利用反演律变换，有
$F=AB+\overline{A}C=\overline{\overline{AB+\overline{A}C}}=\overline{\overline{AB}\cdot \overline{\overline{A}C}}$

三个规则

1. 代入规则
   对于任何一个逻辑等式，如：$等式：\overline{AB}=\overline{A}+\overline{B}$，以某个逻辑变量或逻辑函数同时取代等式两端任何一个逻辑变量后，等式依然成立。例如，BC代替等式中的B,则新的等式仍成立
   $\overline{ABC}=\overline{A}+\overline{BC}=\overline{A}+\overline{B}+\overline{C}$
2. 反演规则
   
3. 对偶规则
   

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8、逻辑函数的代数法及卡诺图法化简

卡诺图法化简逻辑函数

概念

1. 相邻项
   如果两个最小项中只有一个变量不同，则称这两个最小项为逻辑相邻，简称相邻项。
   

表示

1. $真值表\Rightarrow 卡诺图$
2. $逻辑表达式\Rightarrow 卡诺图$
   最小项表达式：把函数中的最小项对应到卡诺图中的小方格
   与或表达式：先化为 “与或”表达式

化简
如果两个相邻最小项出现在同一个逻辑函数中，可以合并为一项，同时消去互为反变量的那个变量。
eg：$ABC+A\overline{B}C=AC(B+\overline{B})=AC$

化简步骤

1. 由真值表或函数表达式画出逻辑函数的卡诺图。
2. 合并相邻的最小项，即根据前述原则画圈。
   原则：圈尽可能大、圈尽可能少、不能漏1、不能重复。
3. 写出化简后的表达式。每一个圈写一个最简与项，
   写法：
   消去互为反变量的那个变量；
   变量取值为1的用原变量表示，取值为0的用反变量表示，将这些变量相与。然后将所有与项进行逻辑或，即得最简与-或表达式。

卡诺图法化简有无关项逻辑函数

无关项：约束项或任意项的最小项统称为无关项

1. 约束项：这些不会出现的变量取值组合所对应的最小项。
2. 任意项：在输入变量的某些组合情况下，函数值是1还是0皆可，不影响电路的逻辑功能，这些变量取值组合所对应的最小项。

化简

1. 无关项可以当0也可以当1
2. 尽量扩大卡诺圈，减少圈的个数，使逻辑函数最简。
   逻辑函数化简结果不是唯一的

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第二章 逻辑与非门

2.1 CMOS集成电路和TTL集成电路的特点。

2.2 CMOS集成电路和TTL集成电路输入端悬空时的电气特性及不用端的处理方式。

输入端悬空时的电气特性
看作是输入端接一个无穷大的电阻，当输入电阻大于IKΩ时，输入电平就变为阈值电压UTH即为高电平，所以相当于逻辑1。

不用端的处理方式
TTL与非门多余输入端的处理是 通过 $3k\Omega$ 电阻接Vcc

输入端通过电阻接地，CMOS与TTL不同

1. TTL电路输入端电阻接地
   根据TTL门电路的输入端负载特性可知，
   当$R<0.7k$时，构成低电平输入方式，这一电阻通常也称为关门电阻，记为$R_{OFF}$;
   当$R<1.5k$时，构成高电平输入方式，这一电阻通常也称为开门电阻，记为$R_{ON}$。
2. CMOS门电路
   由于无栅流存在，输入端经过电阻接地，相当于低电平输入
   方式。

2.3 噪声容限的概念。

2.4 OC门、三态门的输出特性、电路符号、使用方法。

1. TTL三态门的三种可能的输出状态分别是高电平、低电平和高
   阻态。
2. 在TTL三态门、OC门、与非门和异或门电路中，能实现线与功能的门电路有OC门、三态门，能实现总线连接方式的门电路有三态门。
3. 题2.8CM0S门电路不使用的输人端不允许悬空，为什么？
   答：因为CMOS电路输入阻抗高，容易受静电感应出现击穿，输人端不能悬空。
   与非门多余的输入端接电源正极，或非门接地，低速场合将多余的输入端和有用的信号端并联使用。
4. 题2.7CMOS门电路与TTL门电路相比有哪些优点？
   答：优点主要有以下几点：
   1.静态功耗低。
   2.集成度高，温度稳定性好。
   3.抗辐射能力强。
   4.电源利用率高。
   5.扇出系数大。
   6.电源取值范围宽。

注意：只有OC门、三态门的输出可以有条件地接在一起。

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第三章

3.1 掌握组合逻辑电路的分析与设计方法、能根据应用需求设计组合逻辑电路。

组合逻辑电路

1. 特点：
   电路的输出仅取决于该时刻各输人信号状态组合；
   电路不包含时序元件，在结构上由逻辑门电路组成；
   只有输人到输出的通路，没有从输出到输入的反馈回路。

1.组合逻辑电路的分析

1. 定义：
   组合逻辑电路的分析是指根据给定的电路图找出其输出信号与输入信号之间的逻辑关系，从而确定其逻辑功能。
   

分析步骤

1. 根据给定逻辑电路图，从输入到输出逐级写出各输出信号的逻辑函数表达式，最后得到表示输出与输入关系的逻辑函数表达式。
2. 利用公式法或卡诺图法，化简或变换输出逻辑函数表达式。
3. 根据最简逻辑函数表达式，列出真值表。
4. 根据真值表，判断电路的逻辑功能。

示例

示例1：
试分析图所示电路的逻辑功能。

答：

1. 由逻辑图写出表达式
2. 根据表达式列出真值表
3. 分析功能：由真值表知，该电路为自然二进制码至格雷码的转换电路。
   推广到一般，将n位自然二进制码转换成n位格
   雷码：$G_i=B_i\oplus B_{i+1}(i=0、1、2、.、n-1)$

示例2：
试分析图所示电路的逻辑功能。

答： C(contrl控制端)、E(elable使能端)、S(select选择端)

1. 由逻辑图写出表达式：
   $Y=\overline{\overline{AC}.\overline{\overline{C}B}}=AC+B\overline{C}$
2. 化简
3. 列出真值表
4. 判断电路的逻辑功能：将C看作控制端
   C=1时选通A路信号；
   C=0时选通B路信号。

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2.组合逻辑电路的设计

设计步骤

1. 确定输入、输出变量，列出真值表
2. 根据真值表，写出逻辑函数表达式，化简
3. 画逻辑电路图

示例

例1：半加器设计
半加器：是将两个一位二进制数相加求和及向高位进位的电路。因此，有两个输入（加数与被加数）及两个输出（和与进位）

1. 列出半加器真值表
   
2. 写出逻辑函数 输出函数
   $S=\overline{A}B+A\overline{B}=A\oplus B$
   $C=AB$
3. 画逻辑电路图
   
   

例2：全加器设计
全加器：同时进行加数$A$、被加数$B$ 和相邻低位进位$C_{i-1}$的加法运算的逻辑部件。

1. 列出全加器真值表
   
2. 写出逻辑函数 输出函数
   $S=\sum m(1,2,4,7)$
   $C_{i-1}=\sum m(3,5,6,7)$
3. 画逻辑电路图
   

例3：$余3码\Rightarrow 8421BCD码$

1. 列出真值表
   
2. 根据真值表，写出逻辑函数表达式，化简
   
   
3. 画逻辑电路图
   

习题3.10 某化学实验室有11种化学试剂，编号为1~11，在配方时必须遵守下列规定：
(1) 第2号不能与第7号同时配用；
(2) 第3号和第6号必须同时配用；
(3) 同时用第4、9号时，必须配用11号。
请设计一个逻辑电路，在违反上述任何一个规定时，发出报警指示信号。
解：
写出逻辑函数表达式

1. 设置11种化学试剂为输入信号，2对应A,7对应B,3对应C,6对应D,4对应E,9对应F和11对应G。设置F1、F2和F3分别为违反3种规定的输出。
2. 第2号与第7号同时用对应A和B都为高电平，违反规定，输出$F_1$为高电平。可用与门实现，$F_1=AB$。
3. 第3号和第6号同时配用或都不用时，没用违反规定，输出$F_2$为低电平。若只用第3号或第6号，则违反规定，输出F,为高电平可用异或门实现，$F_2=C⨁D$。
4. 同时用第4、9号，没有配用第11号时，违反规定，输出F3为高电平。否则，输出低电平。可用与门实现，$F_3=EF\overline{G}$

画逻辑电路图

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3.2 、掌握编码器、译码器、七段显示译码器、数据选择器、全加器的工作原理、芯片级联方法以及实现组合逻辑电路的方法。

1.编码器(10分)

1. 普通编码器
   特点：任何时刻只允许输入一个编码信号。
2. 优先编码器
   当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。
   即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。
   优先级别的高低由设计者根据输入信号的轻重缓急情况而定。如根据病情而设定优先权。

集成优先编码器举例74LS148

1. 真值表
2. 逻辑图
3. 符号：
   $\overline{S}$ (低电平有效)：使能输入端，控制芯片是否工作。0-编码器工作
   $Y_S$(高电平有效)：为使能输出端，0-无信号、1-有信号
   ${\overline{Y}}_{EX}$(低电平有效)： 为优先编码工作标志。0-有信号、1-无信号

问题： 为什么要弄$\overline{Y}s$、${\overline{Y}}_{EX}$？

答：为了区分输出$Y_2{Y}_1{Y}_0=111$时，不工作、工作无信号、工作${\overline{I}}_0$有效 三个状态相同的输出111

1. $\overline{Y}s$、${\overline{Y}}_{EX}$：
   1 1：不工作
   0 1：工作，无信号
   1 0：工作，有信号

控制端扩展功能举例（10分）：
试用两片74HC148接成16线-4线优先编码器

1. 与非门实现(输出高电平有效)
   高位片工作时：编码器输出1111-1000
   低位片工作时：编码器输出0111-0000
   
   片1输出的两种状态：
   $\overline{Y}s=0$、${\overline{Y}}_{EX}=1$、$Z_3={\overline{\overline{Y}}}_{EX}=0$，：片1无信号，片2工作。
   $\overline{Y}s=1$、${\overline{Y}}_{EX}=0$、$Z_3={\overline{\overline{Y}}}_{EX}=1$：片1工作，有信号，，表示对$A_{15}-A_8$编码
   eg1：
   $当{\overline{A}}_{14}=0时：\overline{Y}s{\overline{Y}}_{EX}=10，Z_3={\overline{\overline{Y}}}_{EX}=1$
   $与非门：片1(Y_2{Y}_1{Y}_0=001)，片2(Y_2{Y}_1{Y}_0=111)，Z_2{Z}_1{Z}_0=110\Rightarrow Z_3{Z}_2{Z}_1{Z}_0=1110=A_{14}$
   eg2：
   $当{\overline{A}}_5=0时：\overline{Y}s{\overline{Y}}_{EX}=01，Z_3={\overline{\overline{Y}}}_{EX}=0$
   $与非门：片1(Y_2{Y}_1{Y}_0=111)，片2(Y_2{Y}_1{Y}_0=010)，Z_2{Z}_1{Z}_0=101\Rightarrow Z_3{Z}_2{Z}_1{Z}_0=0101=A_5$

2. 与门实现(输出低电平有效)
   高位片工作时：编码器输出0000-0111
   低位片工作时：编码器输出1000-1111
   逻辑图
   
   真值表：
   
   分析：
   片1输出的两种状态： $\overline{Y}s=0$、${\overline{Y}}_{EX}=1$、$Z_3={\overline{Y}}_{EX}=1$，：片1无信号，片2工作。 $\overline{Y}s=1$、${\overline{Y}}_{EX}=0$、$Z_3={\overline{Y}}_{EX}=0$：片1工作，有信号，，表示对${\overline{A}}_{15}-{\overline{A}}_8$编码eg1： $当{\overline{A}}_{14}=0时：\overline{Y}s{\overline{Y}}_{EX}=10，Z_3={\overline{\overline{Y}}}_{EX}=0$
   $与门:片1(Y_2{Y}_1{Y}_0=001)，片2(Y_2{Y}_1{Y}_0=111)，Z_2{Z}_1{Z}_0=001\Rightarrow Z_3{Z}_2{Z}_1{Z}_0=0001={\overline{A}}_{14}$
   eg2：
   $当{\overline{A}}_5=0时：\overline{Y}s{\overline{Y}}_{EX}=01，Z_3={\overline{\overline{Y}}}_{EX}=1$
   $与门:片1(Y_2{Y}_1{Y}_0=111)，片2(Y_2{Y}_1{Y}_0=010)，Z_2{Z}_1{Z}_0=010\Rightarrow Z_3{Z}_2{Z}_1{Z}_0=1010={\overline{A}}_5$

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2.译码器(10分)

1. 译码：
   将每个输入的二进制代码译成对应的输出高、低电平信号。
2. 实质：
   $4位二进制数\Rightarrow 最小项$
   级联：$与或表达式\Rightarrow 最小项表达式$
3. 符号：
   $G_1$(高电平有效)：使能输入端，控制芯片是否工作。
   ${\overline{G}}_{2A}$(低电平有效)：使能输入端，控制芯片是否工作。
   ${\overline{G}}_{2B}$(低电平有效)：使能输入端，控制芯片是否工作。
   当$G_1=1，{\overline{G}}_{2A}={\overline{G}}_{2B}=0$ 时，译码器工作。
   当$G_1=0，或者，{\overline{G}}_{2A}或{\overline{G}}_{2B}=1$ 时，译码器不工作

利用译码器实现组合逻辑电路

示例1：
例：用译码器和门电路实现逻辑函数 $F=AB+BC+AC$

1. 逻辑函数
   $F=\overline{A}BC+A\overline{B}C+AB\overline{C}+ABC$
   $F=m_3+m_5+m_6+m_7=\overline{{\overline{m}}_3.{\overline{m}}_5.{\overline{m}}_6.{\overline{m}}_7}$
2. 逻辑图
   注意：使能端使能：S1=1，S2=0，S3=0
   

示例2：
多输出
例：试用74LS138和与非门构成一位全加器。
答：

1. 真值表
   
2. 根据真值表，写出逻辑函数
   $与或表达式\Rightarrow 最小项表达式$
   $S_i=\overline{A}\overline{B}C+\overline{A}B\overline{C}+A\overline{B}\overline{C}+ABC$
   $S_i=m_1+m_2+m_4+m_7=\overline{{\overline{m}}_1.{\overline{m}}_2.{\overline{m}}_4.{\overline{m}}_7}$
   $C_i=\overline{A}BC+A\overline{B}C+AB\overline{C}+ABC$
   $C_i=m_3+m_5+m_6+m_7=\overline{{\overline{m}}_3.{\overline{m}}_5.{\overline{m}}_6.{\overline{m}}_7}$
3. 画逻辑电路图
   

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3.七段\数字显示译码器

符号：

1. 灭零输人端$\overline{RBI}$
   输人二进制码0000时：
   当输入$\overline{RBI}$：0不显示，译码器的a~g输出全0，使显示器全灭；
   当$\overline{RBI}=1$时：0显示，产生0的七段显示码。所以RBI称为灭零输人端。
2. 灭灯输入端 $\overline{BI}$\灭零输出端$\overline{RBO}$
   输入使用时： 如果$\overline{BI}=0$ 不管其他输入端为何值，a~g均输出0，显示器全灭，因此B称为灭灯输入端。
   输出使用时： 受控于$\overline{RBI}$。当输入为0的二进制码0000时且$\overline{RBI}=0$，$\overline{RBO}=0$，用以指示该片正处于灭零状态。所以，RBO又称为灭零输出端。

实现多位数显示时的“无效0消隐”功能
整数部分：

1. 最高位的$\overline{RBI}$接0
2. 中间各位的$\overline{RBI}$均接收高位的$\overline{RBO}$输出信号。
3. 最低位的$\overline{RBI}$接1

小数部分：

1. 最高位的$\overline{RBI}$接1
2. 中间各位的$\overline{RBI}$均接收低位的$\overline{RBO}$输出信号。
3. 最低位的$\overline{RBI}$接0
   

七段显示共阴与共阳的区别

1. 共阴极：将7个发光二极管的阴极连在一起并接地，阳极
   接显示译码器的各个输出端。哪一个阳极为高电平时对应的那个发光二极管导通发光。
   
2. 共阳极：将7个发光二极管的阳极连在一起并接在正电源
   上，阴极接显示译码器的各个输出端。哪个发
   光二极管的阴极为低电平时对应的那个发光管
   导通发光。

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4.数据选择器

1. 数据选择器(Multiplexer,简称MUX)
   根据地址选择信号，从多路输入数据中选择一路送到输出端的逻辑电路。

集成数据选择器举例74LS151

1. 真值表
   
2. 逻辑符号
   
3. 符号：
   1个使能输入端$\overline{S}$，使能端$\overline{S}$仍为低电平有效；
   8个数据输人端$D_0-D_7$；
   3个地址输人端$A_2、A_1、A_0$；
   2个互补的输出端$\overline{F}$和$F$,。

控制端扩展功能举例（10分）：
例1：试用最少数量的8选1选择器扩展成16选1选择器。

实现组合逻辑电路

当逻辑函数的变量个数大于数据选择器的地址输入变量个数时，不再用前述方法。应分离出多余的变量加到适当的数据输入端。

示例1：
例：用74LS151实现逻辑函数 $F=AB+BC+AC$

1. 逻辑函数
   $F=\overline{A}BC+A\overline{B}C+AB\overline{C}+ABC=m_3+m_5+m_6+m_7$
2. 逻辑图
   接使能端、输入变量、输出变量
   

示例2：

5.全加器的工作原理

芯片级联方法以及实现组合逻辑电路的方法。

注意：
1、级联时，输出端融合的基本方法，所给出的控制端都要给信号，确保能正常工作；
2、七段显示共阴与共阳的区别
3、重点掌握芯片的使用

3.3 竞争与冒险的概念

1.冒险现象的识别

代数判别法：

1. 写出组合逻辑电路的逻辑表达式，
2. 当某些逻辑变量取特定值(0或1)时，如果表达式能转换为$F=\overline{A}A$或者$F=\overline{A}+A$则存在冒险。

卡诺图法判别法：

1. 根据电路逻辑表达式;
2. 画出输出变量卡诺图;
3. 如果卡诺图上的圈相切，且相切处又无其他圈包含，则存在冒险。

2. 竞争与冒险的解决方法(重点)

1. 增加冗余项
   逻辑变量取特定值，表达式为$F=\overline{A}+A$
   增加乘积项使$F=\overline{A}+A+1=1$，不产生冒险
   卡诺图勾圈
2. 增加选通信号
3. 输出接滤波电容
   由于竞争冒险产生的干扰脉冲的宽度一般都很窄，在可能产生冒险的门电路输出端并接一个滤波电容（一般为4~20pF),使输出波形上升沿和下降沿都变得比较缓慢，从而起到消除冒险现象的作用。

第四章

4.1 掌握RS锁存器、同步（电平控制）触发器、主从（脉冲）触发器、边沿触发器的工作原理、逻辑符号。

注意：重点是各自的优缺点，以及是否有约束条件。

1. 逻辑电路一一实现触发器逻辑功能的电路。
2. 特性表一一又称功能表，用来反映触发器输出状态的变化规律。
3. 特性方程一一又称状态方程，反映触发器输出状态变化的函数式。
4. 状态转换图一一反映触发器“0”和“1”两种状态之间转换及条件的图形。
5. 时序图一一又称输出状态演化时序波形图，类似组合逻辑电路的波形图。

1.RS锁存器

1. 锁存与触发器定义：
   能够存储一位二进制信息的基本单元电路。

2. 锁存与触发器的特点：
   输入信号直接控制锁存器的翻转过程；
   具有两个稳定状态，分别表示逻辑0和逻辑1；
   在输入信号作用下，可从一种状态翻转到另一种状态。在输入信号取消后，能保持状态不变。

3. 工作原理：
   $\overline{R}=1,\overline{S}=I$：稳定状态，输出不变
   $\overline{R}=0,\overline{S}=I$：置0
   $\overline{R}=1,\overline{S}=0$：置1
   

4. 特性表
   

5. 卡诺图
   

6. 特征方程
   $Q_{n+1}=S_D+\overline{R_D}{Q}_n$
   $R_D+S_D=1$（约束条件：输入信号$R_D、S_D$不能同时为0）

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2.同步（电平控制）触发器

实际应用中，常常希望输入信号在规定的时刻起作用，即按一定的节拍将输入信号反映在锁存器的输出端，节拍信号通常是时钟信号CP,CP信号又称为触发信号。
严格地讲，有触发信号的锁存器称为触发器。

同步（电平控制）触发器

1. 定义：
   同步RS触发器是带有时钟脉冲CP控制的RS锁存器，又称为RS触发器。
2. 缺点：
   CP=1时，若输入信号多次发生变化，则触发器状态多次发生翻转，因此其抗干扰能力差，如信号有一个小干扰（正脉冲），则0翻转为1状态，不能保持0状态；
   如：
   
   一般情况下，在时序脉冲Clock有效的区间内，输出信号Q不允许变化。
   在CP为1期间出现的多次翻转现象称为空翻，是时序电路的一种险象；
3. 特征表
   
4. 特征方程
   $Q_{n+1}=S+\overline{R}{Q}_n$
   $RS=0$（约束条件：输入信号R、S不能同时为1）
   

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D锁存器

1. 电路图
   
2. 功能表
   
3. 特征方程：$Q_{n+1}=D$

示例1：
例：试对应输入波形画出下图中Q端波形（设触发器初始状态为0）

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3.主从（脉冲）触发器

1.主从（脉冲）触发器

1. 定义：
   主从RS触发器由两个同步RS触发器级联而成
2. 工作原理：
   当时钟CP为高电平时：G1、G2打开，主触发器输出 $A、B$按照同步RS触发器的功能翻转
   当时钟CP变为低电平：从触发器输出 $\overline{Q}、Q$ 按照主触发器的输出信号A、B作为从触发器S、R信号输入，因此主从RS触发器的翻转只发生在CP的下降沿期间。
3. 不发生空翻原因
   当CP到达0以后（下降沿），因为主触发器被封锁，主触发器维持原状态不变（输出A、B不变）；
   故从触发器的输入S、R不会在一个CP周期内发生反转，从触发器输出不会发生空翻。

示例
例1 画图
步骤：

1. 画$Q_m、\overline{Q_m}$：看CP上升沿开始 $S_{主}、R_{主}$的取值变化
2. 画$Q、\overline{Q}$：看CP下降沿$Q_m(S_{从})、\overline{Q_m}(R_{从})$的取值变化
   

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2.主从JK触发器

1. 定义：$Q$接R端，$\overline{Q}$接S端的主从触发器
2. 目的：为解除约束，即使出现S=R=1的情况下，$Q_{n+1}$也是确定的
   
3. 特征方程：
   J、K信号端与R、S信号的关系：$S=J\bullet \overline{Q_n}，R=K\bullet Q_n$
   将上式代入RS触发器的特征方程：
   $Q_{n+1}=S+\overline{R}{Q}_n$
   $\bullet$ 得到JK触发器的特征方程：
   $Q_{n+1}=J\overline{Q_n}+\overline{K}{Q}_n$
4. 特征表
   

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3.主从T触发器

1. 原理：将JK触发器的J和K端连接在一起，称为T端，当T=0时，Q+=Qn;当T=1时，在时钟脉冲的作用下Q+=Qn,这种触发器称为T触发器。
2. 特征方程为
   $Q_{n+1}=T{\overline{Q}}_n+\overline{T}{Q}_n=T\oplus Q_n$
3. 特性表
   
4. 状态转换图
   

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4.边沿触发器

1. 目的：
   边沿触发器的次态仅仅取决于时钟信号的上升沿（下降沿)到达时那一刻输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。

1.维持阻塞D触发器

1. 原理：CP信号连接的“∧”符号代表边沿触发，且为上升沿触发。
2. 特征方程为
   $Q_{n+1}=D$
3. 特性表
   
4. 状态转换图
   

示例：
例：时钟CLK波形如图所示，试画出各触发器输出端Q的
波形，设Q的初始状态为0。

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4.2 掌握D触发器、JK触发器、T触发器的逻辑功能和特征方程。

4.3 掌握时序逻辑电路特征方程、状态转换表、时序图、逻辑图、状态转换图的相互转换。

4.4 掌握同步时序逻辑电路的分析与设计方法。（30~35分）

时序逻辑电路

1. 特点：
   电路在某一时刻的输出：取决于该时刻电路的输入，还取决于前一时刻电路的状态(由触发器保存)
2. 时序电路结构特点：组合电路+触发器(保存电路的状态)
   电路的状态与时间顺序有关
3. 结构
   
   
4. 分类
   
   只掌握同步时序就ok

1.同步时序逻辑电路的分析(10分)

分析步骤

1. 列写各触发器的驱动方程
   $W(t_n)=H[X(t_n),Y(t_n)]$
2. 列写时序电路的输出方程
   $Z(t_n)=F[X(t_n),Y(t_n)]$
3. 求触发器的状态方程
   将各触发器的驱动方程代入特征方程，得到状态方程
   $Y(t_{n+1})=G[W(t_n),Y(t_n)]$
4. 作状态转换表或状态转换图
5. 作时序图
6. 描述时序电路的逻辑功能

示例1
例：已知同步时序电路的逻辑图，试分析电路的逻辑功能

1. 列写各触发器的驱动方程
   $W(t_n)=H[Y(t_n)]$
   $J_{1n}=K_{1n}=1$
2. 列写时序电路的输出方程
   $Z(t_n)=F[Y(t_n)]$
   $Z(t_n)=Q_{2n}{Q}_{1n}$
3. 求触发器的状态方程
   $Y(t_{n+1})=G[W(t_n),Y(t_n)]$
   
4. 作状态转换表或状态转换图
   
   
5. 作时序图
   
6. 描述时序电路的逻辑功能
   通过状态转换图的分析，可以清楚地看出，每经过4个时钟脉冲的作用，$Q_2{Q}_1$的状态从00到11顺序递增，电路的状态循环一次，同时在输出端产生一个1信号输出。
   因此，电路是一个模4计数器，时钟脉冲CP为计数脉冲输入，输出端Z是进位输出。

示例2
例：已知同步时序电路的逻辑图，试分析电路的逻辑功能

1. 列写各触发器的驱动方程
   $W(t_n)=H[X(t_n),Y(t_n)]$
   $J_1=X{\overline{Q}}_{2n}，K_1=1$
   $J_1=\overline{X}{Q}_{1n}，K_2=X$
2. 列写时序电路的输出方程
   $Z(t_n)=F[X(t_n),Y(t_n)]$
   $Z=\overline{X}{Q}_{2n}{\overline{Q}}_{1n}$
3. 求触发器的状态方程
   将各触发器的驱动方程代入特征方程，得到状态方程
   $Y(t_{n+1})=G[W(t_n),Y(t_n)]$
   
4. 作状态转换表或状态转换图
   
   
5. 作时序图：若输入X的序列为010001
   
6. 描述时序电路的逻辑功能
   由状态转换图可以看出
   当X=0时：$Q_2,Q_1$的状态从00一→01→10→10变化，每经过3个或3个以上时钟脉冲，电路的状态就停在10状态，同时在Z输出端产生输出信号1。
   当X=1时：不论电路处于什么状态，时钟脉冲作用之后，都变为00状态，且输出为0。
   因此，当X输入连续3个或3个以上的0时，则输出信号1，否则输出0。该电路是3个或3个以上连续0的序列信号检测器。

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2.同步时序逻辑电路的设计(10分)

设计步骤：

1. 给定逻辑功能建立原始状态图、原始状态表
2. 状态化简求最小化的状态表
3. 状态编码
4. 选触发器类型
   求驱动方程、输出方程
5. 画逻辑电路图
6. 画全状态图，检查设计
   如不符合要求，重新设计

示例1： （必考）
例：设计一个序列检测器，每当输入011码时，对应最后一个1，电路输出为1，否则输出为0。
答：
根据设计要求，电路应有一个输入信号X和一个输出信号Z,
设电路的初态为A，用字母A、B等描述电路的状态。

1. 画出原始状态图与原始状态表
   
   
2. 状态化简，求最小化的状态表
   A与D等价，用A代替D
   
3. 状态编码
   将简化状态表用二进制代码进行编码，表中有A、B、C三个状态，需要两位编码，用00代替状态A，用01代替状态B，用10代替状态C
   状态编码表
   
4. 选触发器类型：求驱动方程、输出方程
   $\bullet$若选择T触发器，
   $\bullet$作出状态转换表（根据T触发器的激励表和编码表）
   1）填表中X=0与X=1时电路的现态与次态，及其相应的输出；
   2）写相应的$T_1、T_0$
   （$Q_{n+1}=T\oplus Q_n$ 次态与现态相同时，T填0，次态与现态相反时，T填1。）
   $\bullet$填T、T的卡诺图，求函数的表达式。
   $Q_1{Q}_2$取11组合的状态未使用，在卡诺图中暂按无关项处理。
   
   驱动方程（根据卡诺图）
   $T=Q_{1n}+X{Q}_{0n}$
   $To=\overline{X}.{\overline{Q}}_{0n}+X{Q}_{0n}$
   输出方程（根据状态转换表）
   $Z=X{Q}_{1n}{\overline{Q}}_{0n}$
5. 画逻辑电路图
   
6. 画全状态图，检查设计
   
   结论：该电路只有在输入序列X为011时，输出Z为1，符合设计要求。11状态为无效状态，该电路是一个同步米莱型时序电路，功能为自启动011序列码检测器。

4.5 掌握状态化简方法。

状态化简

1. 化简的实质：寻找所有的最大等价类，将等价态合并，得到最简状态表，以使设计电路最简。
2. 使用“观察法”进行状态化简
   要求在输入相同时，输出必须相同;
   然后看次态是否等价。
   （次态等价包括三种情况：次态相等、次态交错、次态互为隐含条件。）

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第五章

5.1 掌握常见寄存器、移位寄存器、计数器芯片的的工作原理、芯片级联方法。

5.2 掌握使用常见计数器芯片构成任意进制计数器的方法。

5.3 掌握序列信号发生器的常用方法。

第八章
1、施密特触发器的基本特征和实现原理。
2、555定时器工作原理及特点。

请大家据此进行复习。