入坑FPGA的Simon-CSDN博客

原创【Verilog】：defparam定义参数声明语句

编译时可重新定义参数值。如果是分层次命名的参数，可以在该设计层次内或外的任何地方重新定义参数。

2024-04-27 09:47:14 214 1

原创【Vivado】综合报错：[Synth 8-685] variable ‘xxx‘ should not be used in output port connection

出问题的信号【led】为输出信号，在子模块中定义为reg型，在顶层模块中也定义成了reg型。在顶层模块中将出问题的信号修改为wire类型。

2024-04-27 09:23:14 1073 4

将verilog的Linter更换成xvlog后，编写testbench时可能会出现错误（检查代码没有任何语法错误），但是将xvlog改成iverilog后，就没有错误了，而且可以进行正常的综合和仿真。具体步骤：就是将Vivado的bin文件夹放置在系统环境变量中。verilog的Linter更换成xvlog后，编写testbench时可能会出现错误。【注意：ctags的下载应选择最新版，解压后的文件中应包含ctags.exe】先将第三方编译器vs code配置到vivado，具体参考。

2024-01-30 16:54:10 861 1

原创 vivado使用第三方编译器：vscode

软件版本：Xilinx vivado 2022.2。

2024-01-24 10:30:26 1009 1

空空如也

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