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RSS订阅原创 sv记录 lab3(luke)
chnl_pkg 1 package chnl_pkg1; class chnl_trans; rand bit[31:0] data[]; rand int ch_id; //目前trans要发送到哪个chnl rand int pkt_id; //当前trans是第几个pkg包，也就是当前trans的id rand int data_nidles; rand int pkt_nidles; //trans 和 trans 数据包之间的空闲周期数
2022-01-04 11:14:23
924
原创 sv记录 lab2(luke)
TB1 接口的使用 定义接口 chnl_intf 和内部的端口，也声明了一个时钟块(clocking_block) interface chnl_intf(input clk, input rstn); logic [31:0] ch_data; logic ch_valid; logic ch_ready; logic [ 5:0] ch_margin; clocking drv_ck @(posedge clk); default input
2021-10-24 16:40:33
493
原创 sv记录 lab1(luke)
TB1 Reg,wire 变为 logic 代码： module tb1; logic clk; logic rstn; logic [31:0] ch0_data; logic ch0_valid; logic ch0_ready; logic [ 5:0] ch0_margin; logic [31:0] ch1_data; logic ch1_valid; logic ch1_rea
2021-09-04 10:24:18
426
空空如也
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