Verilog语法基础
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从零开始,学习Verilog语法知识
背影疾风
路漫漫其修远兮,吾将上下而求索。
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以爱情规律为例,浅谈三段式描述状态机
正所谓,天下武功,唯快不破同样,天下代码,唯练不破。状态机是一种方法论,不仅仅存在于时序电路,更是在编程算法和现实生活中广为存在,可以说,万物本质皆为状态机,我们要保留一颗融会贯通的心,这样学习才能得心应手,游刃有余。原创 2022-10-29 18:37:48 · 1296 阅读 · 0 评论 -
Verilog 基础仿真文件编写
在学习Verilog的过程中,相信大家都陷入了一个怪圈,那就是对于写模块相当拿手,但是一到编写仿真激励的时候就开始“抓瞎”,不知从何写起,本人也是一样。发现问题就要积极解决问题,因此,总结一篇博客(今后会不断更新)来介绍常用的一些基础仿真语句,供自己总结,也供大家查用。原创 2023-03-13 17:50:38 · 6993 阅读 · 0 评论 -
浅谈Verilog中的逻辑运算符
缩位运算符都是单目运算符,一般是将缩位运算符放置在操作数前面,如&A、|B、^C、^~D等等,注意千万不要放到后面去,缩微运算和前面讲的逻辑类运算区别度高,我们来看一下其综合的电路有什么特殊之处。结果说明,当in1为010和001时输出的结果都是一样的,也就是说010和001其实都代表着真,只有当in1=000时代表假,所以输出变成0。如“A===1'bx”当A等于x时,整体就为1,所以===更加严格,连x和z都比较。test的功能是将in1与in2进行逻辑与,看好哦,in1与in2。...........原创 2022-07-25 21:11:32 · 19431 阅读 · 3 评论