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语句通常用于给寄存器（reg类型）赋初值，而不是用于线网（wire类型）。关键字用于初始化变量的值，它只在仿真开始时执行一次。语句来连续赋值，或者在模块实例化时通过端口连接来赋值。对于线网（wire类型）的信号，通常使用。在Verilog中，
2024-10-12 16:19:50
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原创 串口UART接收
串口接收：串---->并空闲状态，rx为高电平，发送起始位的时候会置为低电平。假如采样起始位的时候，采到了低电平怎么办做法1:该数据直接舍弃，也就是不通知外界完成了一个数据的接收，不产生标志信号做法2:当成新的起始位来解做法3:当成正确的数据通知外部做法4:通知外界接收完成，但同时也输出一个错误标志信号，告知外界，此次接收的数据是错误的。
2024-09-30 15:19:47
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原创 串口UART发送协议
通用异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART）是一种异步收发传输器，其在数据发送时将并行数据转换成串行数据来传输，在数据接收时将接收到的串行数据转换成并行数据，可以实现全双工传输和接收。它包括了 RS232、RS449、RS423、RS422和RS485等接口标准规范和总线标准规范。数据帧格式：起始位（1‘b0）+数据位(8bit)+校验位+停止位（1’b1）大多资料记在笔记本里，这里记一下实现代码。根据小梅哥教程和网上资料编写。
2024-09-27 11:27:00
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原创 Linux下VCS与Verdi联合仿真（Verilog与VHDL混仿）
本篇简单介绍一下如何通过VCS与Verdi实现混合仿真VHDL+Verilog
2024-09-26 15:01:52
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原创 VHDL编写同步FIFO（混合仿真）
该FIFO深度位宽可参数化配置，内核用VHDL编写，顶层用verilog调用，具有常用的异步复位、空满识别、防溢出、水标位的功能，且为了方便调试将RAM模块实例化，且利用断言判断是否否和功能。
2024-09-19 11:49:30
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原创 IP核学习之自定义ram：参照IP核xilinx_dist_sdpram_0oregs_32x12
Distributed Memory Generator是中的IP核，即分布式存储器。它可以生成只读存储器 (ROM)，单端口、简单双端口和双端口随机存取存储器 (RAM），且生成的存储器支持16-65536字的数据深度，和1-1024位的数据宽度。似乎是指一个双端口的分布式存储器（SDPRAM），它具有32个地址和每个地址可以存储12位数据。
2024-09-14 15:24:46
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原创 IP核学习之判断自定义ram与xilinx_sdpram_00reg_64x36IP核的功能是否一致
补：功能验证（测试代码不再详细叙述）后续的功能验证报告不再详细叙述。测试结果：与该IP核功能一致。
2024-09-11 15:22:36
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原创 VHDL语法学习笔记
子类型是数据类型的一个子集，它提供了对原始数据类型的进一步约束或限制。子类型在VHDL编程中非常有用，因为它们允许程序员为特定的信号或变量指定更精确的类型，从而提高代码的可读性和可维护性。常用的非约束数组类型有：STRING是字符元素的集合，BIT_VECTOR是BIT的集合；是指向一个数据对象的部分可替代标识符，对这个标识符的操作相当于被替换数据对象的操作。这样的语句通常用于描述时钟边缘触发的逻辑，特别是在同步数字电路设计中。信号的任何变化，无论是从低到高（上升沿）还是从高到低（下降沿）。
2024-09-03 15:41:38
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空空如也
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