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RSS订阅原创 基于yolov8和ResNet-Transformer 的铁路货运列车车号识别
本系统采用了两阶段检测识别架构，包括车号区域检测和数字序列识别两个主要部分：①车号区域检测：使用 YOLOv8 目标检测模型②数字序列识别：使用改进的 ResNet-Transformer 混合模型车号区域检测采用了当前最先进的YOLOv8目标检测模型，该模型以其快速和准确的特点著称：主干网络是CSPDarknet；特征金字塔是PANet结构；损失函数包含边界框回归损失、分类损失和目标性损失；优化包含AdamW，学习率采用余弦退火策略。
2025-04-22 23:46:49
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原创 抓取网页html和javascipt源码-python
该爬虫可以获取网站的主页内容，并下载所有引用的JavaScript文件，方便进行前端分析和研究。
2025-04-22 23:30:16
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原创 基于python的微博自动评论代码
微博自动评论系统是一个自动化工具，可以监控特定用户发布的微博，并在目标微博上自动发送预设的评论内容。系统支持定时任务和实时监控两种模式，适用于需要在第一时间对特定微博进行互动的场景。
2025-04-22 23:20:13
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原创 基于Qt-Creator开发的多功能Windows计算器
本文详细介绍了一款基于Qt框架开发的多功能Windows计算器应用程序。该计算器不仅实现了基础的数值运算功能，还创新性地集成了复数运算和几何图形计算等高级特性。项目采用C++语言开发，充分利用了Qt框架提供的丰富组件和信号槽机制，构建了一个界面友好、功能完备的现代计算器软件。通过合理的架构设计和模块划分，实现了高效的数据处理和运算功能，为用户提供了优质的计算体验。本文将从系统设计、功能实现、界面开发等多个维度，全面阐述该计算器的开发过程和技术特点。
2025-04-22 22:55:08
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原创 Python爬虫——获取B站博主主页视频信息
这是一个用于爬取B站用户空间视频信息的爬虫工具，可以自动收集视频标题、播放量、时长等数据，并导出为CSV格式。
2025-01-15 03:06:41
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原创 记录FPGA学习——IIR滤波器设计全流程（基于vivado仿真）
上述Qa的第一个值就是y(n)的系数，我们只需要得到y(n)，所以在最后得到的波形数据需要除以1373，但是除法在verilog的2进制中过于麻烦，为此，我们可以在设计滤波器系数时，将1373转化为2的n次方，这样后续在波形数据中只需要进行移位操作即可，非常简便。一般是选取距离1373最近的2的n次方，这样在进行取整操作的时候，误差不会过大，为此我们选用了1024，所以。其中，y_out为滤波输出，sine_1k_out、sine_5k_out为原始信号，sine_sum_out为输入的叠加信号。
2025-01-02 21:17:48
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原创 记录FPGA学习——FIR滤波器设计全流程（基于vivado仿真）
例如，我们此处代码里选择的输出信号为1000Hz，输出信号为22位，系统时钟是0.01MHz，所以，Fs=10Khz、N=22、Fout=1000Hz，FWORD=419430.4，取整为419430。其中，y_out为滤波输出，sine_1k_out、sine_5k_out为原始信号，sine_sum_out为输入的叠加信号。高通滤波器：（matlab产生的滤波系数不对称，需采用中心抽头，其余与上述低通滤波器类似）低通滤波器：（matlab产生的滤波系数对称，25阶滤波）上述图中需要注意的是，
2025-01-02 20:11:33
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原创 记录FPGA学习——原码反码补码转换
请完成有符号数原码转换为反码或补码的模块，并设计 tb 文件进行仿真验证。config_1=0；对data_in取反码；config_1=1；对data_in取补码；
2024-12-01 18:52:04
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原创 记录FPGA学习——序列检测器与数字钟
实验目的：掌握有限状态机的实现原理和方法；掌握序列检测的方法。实验原理：有限状态机（Finite State Machine, FSM）是逻辑电路设计中经常要遇到的，在数字电路中，通过建立有限状态机来进行时序数字逻辑的设计。在复杂数字系统设计中，有限状态机主要通过硬件描述语言实现，硬件描述语言能够清晰的描述状态转移过程和输入输出变量关系，使得时序逻辑设计大大简化，进而极大降低系统设计复杂度，提高系统模块化程度。
2024-11-30 21:53:02
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原创 记录FPGA学习——计数器与累加器设计
计数器是一种常用的时序电路，它按照规定的方式改变内部各触发器的状态，以记录输入的时钟脉冲的个数。按照规定的计数顺序的不同，计数器可以分为加法计数器、减法计数器、可逆计数器和不同进制的计数器；按照工作方式的不同，又可以分为异步计数器和同步计数器。以二进制计数器为例，加法计数器在计数脉冲依次输入时，相应的二进制数据是依次增加的。表 1 给出了 4 位加法计数器的功能表。可以看出，每来一个计数脉冲，最低位 QA 的状态变化一次，其后各位则在低一位触发器的状态由 1 变为 0 时发生状态变化。
2024-11-30 21:12:16
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原创 记录FPGA学习——组合逻辑
如图所示为一个2选1多路选择器，开关由一根控制线 s 控制。s 选择两个输入中的的一个作为输出，即输出 y 的逻辑值和被选中的那个输入的逻辑值相同。根据逻辑表达式确定输入数据方式和输出显示数据方式如下表：（利用LED灯来显示输入输出结果）由真值表可以分析得到输出与输入的逻辑方程。verilog实现代码如下：（利用一位加法器的模块，连续调用四次，实现四位加法器）4bits 超前进位加法器计算，并将得到的进位数据，传递到高四位的4bits。可以看出，各级全加器的进位信号与输入信号有关，且仅与。
2024-10-21 03:36:54
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空空如也
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