logisim数字逻辑线路连接工具
需要在Java的环境下才能运行,压缩包中包含java,可以稳定运行
32位MIPS单周期CPU设计(武汉东湖学院、武汉大学...)
用硬件描述语言(Verilog)设计单周期CPU,支持如下指令集:
{ lw,sw,addu,subu, ori, sll, srl, beq,bne }
用仿真软件Modelsim对汇编程序进行仿真测试.
1. 熟悉硬件描述语言(Verilog)和仿真软件Modelsim;
2. 用硬件描述语言(Verilog)设计程序计数器模块(PcUnit);
3. 用硬件描述语言(Verilog)设计指令存储器模块(IM);
4.用硬件描述语言(Verilog)设计寄存器模块(GPR);
5.用硬件描述语言(Verilog)设计数据扩展模块(Extender);
6. 用硬件描述语言(Verilog)设计运算器模块(Alu);
7. 用硬件描述语言(Verilog)设计数据存储器模块(DMem);
8. 用硬件描述语言(Verilog)设计控制器模块(Ctrl);
9. 用硬件描述语言(Verilog)设计整机连接模块(Mips);
10.完成上述汇编程序的仿真调试。
门电路逻辑功能与测试 .docx
1.了解与熟悉基本门电路逻辑功能;
2.掌握门电路逻辑功能的测试方法,验证与加深对门电路逻辑功能的认识;
3.熟悉门电路的外形和管脚排列,以及其使用方法。
组合逻辑电路关于半加器和全加器.docx
1.加深理解组合逻辑电路的特点和一般分析方法;
2.熟悉组合逻辑电路的设计方法;
3.验证半加器、全加器的功能。
RS触发器,D触发器,JK触发器 .docx
1.验证基本RS触发器、门控D触发器、边沿JK触发器的逻辑功能;
2.熟悉常用触发器的使用方法;
触发器的应用实验以及完成对时钟控制RS触发器、JK触发器和主从钟控RS触发器、JK触发器的比较.docx
1.测试JK触发器、D触发器、T触发器的逻辑功能。
2.了解不同触发器的逻辑功能之间的相互转换。
3.了解触发器的简单应用。
4.时钟控制RS触发器、JK触发器和主从钟控RS触发器、JK触发器的比较
组合逻辑电路的设计.docx
利用组合逻辑电路设计电路来解决加法器减法器的应用
学生成绩管理系统课程设计报告(武汉东湖学院...)
包含对文件的存储,能够存储学生的基本信息,包括学号、姓名、各科成绩,以及对学生各科成绩求平均值、最大值、最小值。求出学生的平均成绩然后对所有的学生的平均成绩进行排名
数字逻辑关于实验线路的连接
数字逻辑实验课课程详细应用软件安装,步骤详细
Mars搭配modelsim的使用工具
Mars搭配modelsim的使用工具
计算机组成原理实践(武汉东湖学院...)
对于运算器(ALU)、选择器(MUX)、寄存器(REG)的实验。
运算器包含多种运算:加法、减法、左移、右移等等。
C语言数据结构校园导航咨询系统课程设计报告(武汉东湖学院...)
一:在程序中增加了一个加载进度的程序
二:密码登录界面,通过登录才能操作后面的步骤
三:多个菜单界面,容易操作
四:能够在程序中直接查看各个景点的信息,包括地图
五:增加了查询两个景点的所有路径,能够限制两个距离过长的路线的输出
六:增加了查询从一个景点到其余所有景点的的路线,而且是最短路线,只需要输入起点,就可以实现
七.管理员模式
modelsim计算机组成原理的实验需要的工具
modelsim:计算机组成原理使用的操作工具,ppt详细介绍如何一步一步安装modelsim,简单操作,以及安装完成之后的环境变量的配置。