verilog中`define、parameter和localparam的区别

① `define :在当前文件定义,可以在其他文件中使用,且一个工程文件中相同内容的define只能出现一次,否则会造成冲突。

② parameter:作为Module文件的宏定义的全局变量,可以在例化时重定义。

③ localparam:只能在当前文件中使用,为局部变量。


本人为FPGA的初学者,本章为本人在学习过程中的学习笔记,如有不对请批评指正!!!

  • 0
    点赞
  • 0
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值