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RSS订阅原创 System Verilog_OOP（3）
此时类中的数据成员对于外部来说都是可见的，相当于全局变量，这是比较危险的，因为不小心改变该类的内部数据成员变量的值可能会带来意想不到的问题。使用建议：但对于初学者以及应用范围较窄的验证环境,可以使用默认的访问类型,以便于在类的内部或者外部更方便地修改成员变量或者调用成员方法。pubilc：如果没有指明访问类型，那么成员的默认类型是public，子类和外部均可以访问成员。此时，变量将只能在类的内部由类的方法进行访问，在类外部使用之前直接引用的方式进行访问会提示出错。访问类型（用于修饰成员变量和方法）
2023-05-21 19:12:42
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原创 System Verilog_OOP（2）
作用：用于创建类的对象和初始化变量（module里），还可以通过自定义new()将默认值设置成你想要的数值（class里）下面要介绍的类（class）既提供了包子的材料又提供了做包子的方法。int型的面皮skin，比如0代表高筋面粉，1代表中筋面粉等。int型的馅料filling，比如0代表青菜，1代表萝卜丝等。1.创建对象（开辟新的内存空间，用来存放新的成员变量和方法）int型的调料flavor，比如0代表酱油，1代表盐等。因此，struct的功能较少，没有操作数据的方法。
2023-05-21 19:11:51
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原创 System Verilog_OOP（1）
面向对象是抽象化的，省去了很多繁琐的细节，你只需要买一个包子就可以了，因为那些繁琐的细节已经被封装成一个对象了。至于里面的过程细节到底是什么，即师傅到底是怎么做出来的，我们不需要去知道，只管吃就行了。因此：面向对象的底层其实还是面向过程,把面向过程抽象成一个对象，然后封装方便我们我们去使用。1、自己做包子：买面粉，蔬菜和调料等，然后洗净、切菜、和面、发面、包包子，上锅蒸。可以发现，面向过程是具体化的，为了实现一个目标或功能，你需要一步一步的去完成。句柄（Handle）：是指向对象的指针，看成是实例的名字。
2023-05-21 19:11:49
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原创 芯片的时钟
WWDG 有一个来自 RCC配置（Reset and clock control） 的 PCLK 输入时钟，经过一个 4096 的分频器(4096 分频规格书规定的），再经过一个分频系数可选（1、2、4、8寄存器可以配置 WWDG_CFR 的2^ WDGTB）的可编程预分频器。1GHz=10^3MHz=10^6KHz=10^9Hz 10^3的数量级。如：10ns, 那么就是1/10 = 0.1GHz, 即100MHz.1.公式：Fwwdg=(Fpclk/4096)/2^WDGTB。
2023-05-21 19:07:28
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原创 十六进制&字节编址
在具体模块中，WWDG寄存器的地址映射，只有3个寄存器（32位），并且通常按字节编址，因此每个寄存器的偏移地址为0x004。但是只有3个寄存器，所占地址为 3*0x004 = 0x00C，其他区域为：Reserved。结束地址：0x4002_1400+ 0x0000_0C00=0x4002_2FFF。按字节寻址：地址为：0x00-0x04-0x08-0x12-0x16。按字寻址：地址为：0x00-0x01-0x02-0x03-0x04。位（bit）：通常用 0 和 1 来表示位的两种状态。
2023-05-21 19:05:15
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原创 AXI（2）完结
发送方的VALID信号和接收方的READY信号并不需要同时置位，可以发送方先准备好，也可以接收方先准备好。从源设备发出的数据或控制信息保持稳定，直到目标设备驱动 READY 信号为高，表示目标设备接收数据或控制信息。双向握手的机制意味着主机和从机之间传输数据时，都可以控制传输的速率，只有当VALID和READY同时为高电平时，传输才会发生。例如，首地址0X00，突发长度为8，那么一次就可以往地址0x00-0x07中一共写入8个数据。在一个增量突发中，每个传输的地址都是在前一个传输地址的基础上递增的。
2023-05-21 19:03:06
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原创 AXI 3.0 （1）
对于写操作，主机通过AW通道发送写事务地址，并通过W通道把数据发送给从设备，而从设备接收到数据后，需要通过B通道返回一个响应给主机，整个过程结束。AXI的五个通道是单方向的，这样做的好处是可以对每个通道单独优化，而且当经过复杂的片上网络时，能够优化时序减少延迟。数据总线，宽度可以是 8， 16， 32， 64， 128， 256， 512 或 1024 bits。数据总线，宽度可以是 8， 16， 32， 64， 128， 256， 512 或 1024 bits。读和写事物都各自有自己的地址通道。
2023-05-21 19:01:42
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原创 AHB（1）
AHB是用于高性能、高时钟频率的系统模块。典型的应用如ARM核与系统内部的高速RAM、NAND FLASH、DMA、Bridge的连接。
2023-02-02 23:33:40
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原创 APB 3.0
APB的全称：Advanced Peripheral Bus，即高级外设总线。AMBA 中的 APB 总线主要用在低速且低功率消耗的外设，在 APB 总线中，唯一的 Master为 APB bridge，其它一些低速和低功率的外设皆为 Slave。APB是非流水线协议，所有信号跳变仅与时钟的上升沿相关，从而能够将APB外设轻松集成到任何设计流程中。每次传输至少需要两个周期。
2023-02-02 23:21:02
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原创 AMBA简介
AMBA规范是一个开放标准，可免费从ARM公司获得。目前，AMBA规范得到众多第三方支持，被90%以上的ARM合作伙伴采用，在基于ARM处理器内核的SoC设计中，已经成为广泛支持的现有互联标准之一。
2023-02-02 23:15:20
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空空如也
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