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RSS订阅原创 phase的分类及执行顺序（白皮书总结）
按照是否消耗仿真时间（$time打印出的时间）：function phase、task phase。，通过函数实现，如build_phase、connect_phase等。，通过任务实现，如run_phase等。下图灰色背景为task phase,其他为function phase。
2024-08-24 19:05:59
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原创 白皮书《UVM实战》2.5.2代码详细注释（包括知识点对应页码）
白皮书《UVM实战》2.5.2代码详细注释（包括知识点对应页码,部分有绿皮书注释页码）
2024-08-24 18:15:11
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原创 Makefile脚本启动VCS+Verdi（以fifo为例）
在终端中输入：vim ~/.bashrc进入.bashrc文件，添加如下路径：其中，VCS_HOME：VCS路径UVM_HOME：库的路径WORK_HOME：工程的路径（此代码没用到WORK_HOME可不设置）NOVAS_HOME：Verdi的安装路径。
2024-07-23 20:41:08
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原创 搭建数字IC环境：vcs2018、verdi2018
一个是安装的文档，另一份是对应的安装视频。），且安装过程不像博主们行文中那么简单，以下是遇到的问题总结。
2024-07-12 20:28:02
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原创 Verilog笔试题：同步FIFO，异步FIFO的实现
FIFO是一种先进先出数据缓存器，它与普通存储器的区别是没有外部读写地址线，使用起来非常简单，缺点是只能顺序读写，而不能随机读写。
2024-03-06 20:08:47
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原创 Verilog笔试题：使用generate…for语句简化代码
在某个module中包含了很多相似的连续赋值语句，请使用generata…for语句编写代码，替代该语句，要求不能改变原module的功能。使用Verilog HDL实现以上功能并编写testbench验证。endmodule。
2024-02-29 20:35:48
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原创 FPGA中浮点数与定点数的转化原理与转化方法
2.918/0.000244140625=11952.128～=11952（小数部分进行四舍五入）量化误差为（11952.128-11952）×0.000244140625=0.00003125即2.918-11952×0.000244140625=0.00003125这个就叫做量化的误差。浮点数：小数点是浮动的，不是在一个固定的位置上的 定点数：小数点的位置是固定的 在FPGA内部只能处理定点数无法处理浮点数 当浮点数转换成定点数的时候要明确的知道小数有多少位，整数有多少位。
2023-11-29 09:43:38
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空空如也
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