Verilog语法概念总复习练习错题

1. verilog中的输入格式为：input [3:0]P,Q,R;
2. 将两位的16进制数赋给8位二进制数，只能将8位二进制数的最低两位赋值。
3. 待测模块的输入为wire，输出为wire/reg。而测试模块的输入为wire/reg，输出为wire.
4. Casex、casez的执行具有优先级，区别于case语句。
5. Reg为无符号型，若为3位，0-1变为111。
6. Reg未赋值为x，x与0异或为其本身，与1异或为它的反。
7. 锁存器是电平触发而不是边沿触发。
8. 在下题中，给出了几种硬件实现，问以下的模块被综合后可能是哪一种?

（1）带异步复位端的触发器。

（2）不能综合或与预先设想的不一致。

（3）组合逻辑。

（4）带逻辑的透明锁存器。

（5）带同步复位端的触发器。

（1）always @(posedge Clock)

        begin

           A<=B;

            if(C)

                A<=1'b0;

        end

参考答案:5

（2）    always @( A or B)

        case(A)

            1'b0: F=B;

            1'b1: G=B;

        endcase

参考答案:2  本来是一个选择器，但是缺少片选信号sel。

（3）    always @( posedge A or posedge B )

        if(A)

            C<=1'b0;

        else

            C<=D;

参考答案:1  异步复位，将A看成reset即可

（4）    always @(posedge Clk or negedge Rst)

        if(Rst)

             A<=1'b0;

        else

             A<=B;

参考答案:2(产生了异步逻辑)  Rst应为1Rst

1. 位拼接运算符必须指明位数，若不指定则默认为32位的二进制数。
2. 在数的表示时，已标明数字位宽的数若用XZ表示某些位，只有在最左边的X或Z具有扩展性。