Verilog学习
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小白随心学习
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【Verilog】基本语法2
1.一个端口是由相互连接的两个部分组成，一部分位于模块的内部，另一部分位于模块的外部。当在模块内部时，端口连接规则遵循上表；当在模块外部时，input 可以连接 wire 型也可以连接 reg 型，output 必须连接到wire类型，inout 必须连接到 wire 类型。组合逻辑电路的输出仅取决于当前时刻的输入信号，与电路过去的状态无关。原创 2025-05-01 08:30:00 · 351 阅读 · 0 评论 -
【Verilog】基本语法1
仿真是按照仿真时间进行的，Verilog使用一个特殊的时间寄存器数据类型来保存仿真时间时间变量通过使用关键字time来声明，其宽度与具体实现有关，最小为64位。在Verilog中，术语register意味着一个保存数值的变量，与实际电路中由边沿触发的触发器构成的硬件寄存器不同。在仿真时的任意过程寄存器的值都可以通过赋值改变。原创 2025-04-27 08:30:00 · 1299 阅读 · 0 评论