啊~啊~湫-CSDN博客

原创【信号分选】SDIF序列直方图的全脉冲数据分选的学习（附代码）

其运作逻辑是，依托接收机所捕获的脉冲开展去交错操作，进而分离出独立的单个脉冲列。在网上寻找关于SDIF的文章介绍，不是AI写的就是非常水的文章，结果终于找到一篇，欣喜若狂，点开代码运行，发现所用方法为CDIF，并且信号剔除操作全是手工剔除，，，，白费我一次下载机会，结合自己的学习体会记录一篇，共同交流。进入第三次分选，PRI值为112.2us超过了阈值，进行信号分选，图中还有另外一个峰值在PRI值为224.39us处，为PRI为112.2us的子谐波，是由于脉冲丢失引起的，未超过阈值，不进行分选。

2025-06-13 08:24:26 935 5

原创（#FPGA verilog）使用小脚丫FPGA开发板设计简易数字时钟（具备调时、整点报时、闹钟功能，额外实现了倒计时加整点提示功能，附带基本和创新部分的verilog代码）

1. 能正常完成时钟的时、分、秒走时；2. 使用LED闪烁或者改变颜色等方式实现秒的指示，要求闪烁频率或者颜色切换频率为1Hz；3. 使用两位七段数码管显示时和分，其切换方式为：默认显示“分钟”，按住K4键显示“小时”，按下K3显示秒针；4. 关上开关sw2，使用K1和K2键调整时间，分别为“+”和“-”，则K1和K2调整“分钟”，当K4按下，则K1和K2调整“小时”，当K3按下，则K1和K2调整“秒针”；5. 整点报时：当时间到达每个整点，则全彩LED以某种固定颜色按1Hz频率闪烁相应次数

2024-08-05 22:40:21 2236

空空如也

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原创 【信号分选】SDIF序列直方图的全脉冲数据分选的学习（附代码）

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原创（#FPGA verilog）使用小脚丫FPGA开发板设计简易数字时钟（具备调时、整点报时、闹钟功能，额外实现了倒计时加整点提示功能，附带基本和创新部分的verilog代码）