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RSS订阅原创 几种FPGA时钟BUF资源的区别：
使用BUFIO做时钟的触发器，综合时工具会自动把reg布局在IOB单元，从而实现最靠近PAD（即内部走线最短），适合做高频采样reg，同时实现内部等长走线。（如果不使用BUFIO做时钟，但同时又想把reg靠近IO，可以使用布局约束实现）BUFIO：性能最佳，最适合高速信号，同时作用区域最小，只能作用于本IO BANK区域，适合做高速通信使用，一般搭配IN/OUT FIFO或serdese使用。BUFG：直接把时钟信号路由到全局时钟树，可以全芯片使用，驱动能力强，但时钟质量略差，同时资源有限。
2023-06-30 16:28:46
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1原创 VIVADO防止综合器优化个别信号的方法
最近在使用VIVADO的过程中遇到了本人刻意插入的延时门单元在综合布线时被综合器优化掉的问题，变相的修改了设计初衷，因此，找到了几种防止综合器优化的办法官方解答参考UG903 page 1471、 信号前面将keep hierarchy选择YES ，或者选择soft（在综合时保持层次），这样有利于你从模块中找到你想抓取的信号和信号名不被更改。2、 信号前面使用 (* KEEP = “{TRUE|FALSE |SOFT}” *)，可以防止信号被综合掉，但是无法防止在布局布线的时候优化掉
2022-01-07 09:16:18
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空空如也
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