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技术文章日常转载
亦可西
这个作者很懒,什么都没留下…
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史上最细的FIFO最小深度计算,(大多数笔试题中都会涉及)
转载地址:https://www.cnblogs.com/dxs959229640/p/8144656.html作者:星雨夜澈出处:http://www.cnblogs.com/dxs959229640/数字IC设计中我们经常会遇到这种场景,工作在不同时钟域的两个模块,它们之间需要进行数据传递,为了避免数据丢失,我们会使用到FIFO。当读数据的速率小于写数据的速率时,我们就不得不将那些还没有被读走的数据缓存下来,那么我们需要开多大的空间去缓存这些数据呢?缓存开大了会浪费资源,开小了会丢失数据,..转载 2020-08-16 15:04:32 · 2754 阅读 · 0 评论 -
launch edge 和 latch edge 延迟以及静态时序分析相关概念
launch edge和latch edge分别是指一条路径的起点和终点,只是一个参考时间,本身没有什么意义,latch_edge-launch_edge才有意义。1. 背景静态时序分析的前提就是设计者先提出要求,然后时序分析工具才会根据特定的时序模型进行分析,给出正确是时序报告。 进行静态时序分析,主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布转载 2020-05-17 20:13:30 · 3754 阅读 · 0 评论 -
异步复位同步释放机制-系统完美稳定
原文地址:FPGA之家首选我们来聊聊时序逻辑中最基础的部分D触发器的同步异步,同步复位即复位信号随系统时钟的边沿触发起作用,异步复位即复位信号不随系统时钟的边沿触发起作用,置数同理,rst_n表示低电平复位,我们都知道D触发器是一个具有异步复位异步置数的器件,那么怎么样Verilog来具体描述这个器件呢,接下来我们就来看一下,这里以Vivado 2017.3为例。D触发器的几种...转载 2019-08-02 15:43:06 · 409 阅读 · 0 评论 -
LUT与移位寄存器
LUT表是最基本的逻辑单元,入门书籍必有的内容,基本原理这里不说了。一般的,有SLICEM和SLICEL两种,M代表存储,L代表逻辑,好记吧。L的功能M也能实现,M比L更复杂,所以我们直接去看SLICEM。图上面时直接从工具里面截的,这里面包括了:6位读地址输入(A1-A6)8位写地址输入(WA1-WA7)写时钟(CLK)写使能(WEN)数据输入(DI1)...转载 2019-08-02 15:47:53 · 2572 阅读 · 1 评论 -
如何理解FPGA的配置状态字寄存器Status Register
赛灵思FPGA开发圈今天Xilinx的FPGA有多种配置接口,如SPI,BPI,SeletMAP,Serial,JTAG等;如果从时钟发送者的角度分,还可以分为主动Master(即由FPGA自己发送配置时钟信号CCLK)和被动Slave(即由外部器件提供配置所需要的时钟信号);另外还可由板上稳定晶振提供时钟信号,经由FPGA的EMCCLK接口,再从CCLK端口送出。如此多的...转载 2019-08-02 15:28:35 · 8343 阅读 · 2 评论 -
DDS信号发生器原理与经典DDS信号发生器设计方案
DDS信号发生器采用直接数字频率合成(Direct Digital Synthesis,简称DDS)技术,把信号发生器的频率稳定度、准确度提高到与基准频率相同的水平,并且可以在很宽的频率范围内进行精细的频率调节。采用这种方法设计的信号源可工作于调制状态,可对输出电平进行调节,也可输出各种波形。 DDS原理 在介绍DDS信号发生器原理之前我们先了解一下DDS原理。 若...转载 2019-09-22 15:24:51 · 48885 阅读 · 4 评论